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时间:2020-03-06
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1、基于90nm工艺下高速锁相环的设计与研究李通2015年1月中图分类号:UDC分类号:基于90nm工艺下高速锁相环的设计与研究作者姓名李通学院名称信息与电子学院指导教师赵显利教授答辩委员会主席仲顺安教授申请学位工学硕士学科专业微电子与集成电路学位授予单位北京理工大学论文答辩日期2015年1月TheDesignandResearchofHigh-speedPLLBasedonthe90nmCMOSProcessCandidateName:TongLiSchoolorDepartment:InformationandElectronicsFacultyMentor:Prof
2、.XianliZhaoChair,ThesisCommittee:Prof.Shun’anZhongDegreeApplied:MasterofEngineeringMajor:MicroelectronicsandIntegratedCircuitDegreeby:BeijingInstituteofTechnologyTheDateofDefence:January,2015研究成果声明本人郑重声明:所提交的学位论文是我本人在指导教师的指导下进行的研究工作获得的研究成果。尽我所知,文中除特别标注和致谢的地方外,学位论文中不包含其他人已经发表或撰写过的研究成果,也不
3、包含为获得北京理工大学或其它教育机构的学位或证书所使用过的材料。与我一同工作的合作者对此研究工作所做的任何贡献均已在学位论文中作了明确的说明并表示了谢意。特此申明。签名:日期:北京理工大学硕士学位论文摘要无线通信系统的高速发展以及应用领域的不断扩大,使得作为核心模块之一的锁相环频率合成器日益成为电子工程师们不断研究的重点。锁相环系统的应用十分的广泛,从全球定位系统(GPS)到时钟恢复电路(CDR),再到无线接收机电路等等;不同的应用领域,对其性能的要求是不一样的,重要的一点就是其性能的好坏直接影响到通信系统的质量。因此,高速、低相位噪声、低电源抖动、低功耗以及低芯片面
4、积等的锁相环频率合成器系统越来越得到工程师们的重视。文章讲述了基本的锁相环技术,主要包括锁相环电路系统的基本原理以及系统的性能指标等等。在此基础之上,又依据线性化系统理论,对基本的锁相环系统进行数学建模,分析其系统的稳定性以及各个模块噪声的传递函数。再利用MATLAB仿真软件,对系统模块的噪声进行仿真验证,为后续系统中各个模块的参数选取打下坚实且有力的基础。然后又通过服务器下的Cadence仿真软件,对系统模块中的非理想效应进行仿真验证以及整体系统电路的搭建,更为重要的是锁相环频率合成器系统芯片版图的设计与DRC、LVS以及天线效应等验证。本文采用CMOSTSMC90
5、nm工艺,设计实现了一款中心频率为25GHz的高速锁相环频率合成器,其在中心频率处的相位噪声为-106dBc/Hz@1MHz,频率覆盖范围是24GHz—26GHz,即2GHz的带宽。最后,本文对高速锁相环系统的芯片面积进行优化,设计完成了系统的PCB板,并对芯片进行详细的测试验证,满足当初的设计要求,同时给出了芯片测试结果。关键词:锁相环、中心频率、相位噪声、数学建模北京理工大学硕士学位论文AbstractWiththedevelopmentofthewirelesscommunicationsandthegrowingoftheapplicationareas,th
6、ephaselockedloop(PLL)frequencysynthesizerwhichisoneofthemostimportantmodulesisincreasinglybecomingthefocusofelectronicengineers’research.Theapplicationsofphaselockedloopcoverlotsofareas,fromtheglobalpositioningsystem(GPS)totheclockdatarecoverycircuit(CDR),andthentothewirelesstransceiver
7、ssystemandsoon.Thedemandsoftheperformanceofthephaselockedlooparedifferentindifferentapplicationfields,whereasthemostimportantisthattheperformancehasadirecteffectonthequalityofthecommunicationsystem.Therefore,high-speed,lowphasenoise,lowpowerjitter,lowpowerdissipation,lowchipare
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