高速锁相环电路的研究与设计

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1、摘要高速锁相环(PLL)电路的研究与设计是本论文的重点。(在深入分析的基础上，作者分别采用UMC的0．18Wn、1．8VCMOS工艺模型设计了一种应用于2．5Gbps千兆以太网发接器要求的锁相环时钟倍频器电路和采用UMC的0．25Wn、3．3VcMos工艺模型设计了一种应用于!!堕垩塾量的锁相环多相时钟生成器电路。，论文结合这两种高速锁相环电路的设计给出了从行为级到电路级的整个设计流程，为锁相环的设计提供了一个很好的参考。VCO是锁相环电路中的核心单元，为了尽量减小温度和电源电压变化对VCO振荡频率的影响，论文提出了一些创新的补偿结构。f通过Caden

2、ce环境下的spectreS仿真器模拟，仿真结果表明设计的两个高速锁相环电路对于不同的PVT(P表示工艺变化引起的模型参数的变化，VT表示系统工作条件温度和电源电压的变化)，均能得到符合指标要求的时钟信号。、】￥，I最后论文讨论了高速锁相环电路版图设计中的注意要点，同时给出了千兆以太网发接器中高速时钟倍频器电路的版图，其采用UMC0．18pm，1．8V／3．3V电源，单层多晶6层金属的CMOS双阱工艺．＼—，＼关键词：高速锁相环电路；电荷泵；鉴频鉴相器；压控振荡器；千兆以太网：低压差分信号驱动器?一————————竺壁竺堕AbstractThehigh

3、—-speedPhase--LockLoop(PLL)iscriticalfortheperformanceofthechipandthereforeisfocusedoninthisthesis．Onthebasisofin。depthanalysis，ahigh．speedPLLfrequencymultiplierusedin2．5GbpsEthernettransceiverandahigh—speedMultiphaseClockGeneratorusedbytheLVDSDriver81-edesignedinUMC0．18I_tmand0

4、．25啪CMOStechnology,respectively．Inthethesis，thewholePLLdesignprocessisgivenfrombehavioralleveltocircuitlevel．whichisavaluablereferencetothePLLdesign．VCOisaveryimportantcomponentinthecircuitofPLL．Toobtainlowtemperatureandpowersupplysensitivity,someoriginalcompensationtechniquesar

5、eintroducedinthethesis．ByspeetreSinCadence，theresultsshowthatthesetwohigh—speedPLLcircuitsCanmeettherequirementsofthesystemunderdifferentPVT(Manycircuitparametersvarywiththefabricationprocess，supplyvoltage，andambienttemperature，andwedenotetheseeffectsbyPVT)．Finallythethesisdiscu

6、ssesthebasicpointsinthelayoutofhigh-speedPLLcircuitandgivesthelayoutofPLLfrequencymultiplierusedin2．50bpsEthemettransceiverin0．18pm，double—well，single-polysilicon，six—layermetalCMOSprocess．Keywords：High-speedPLLcircuits；Chargepump；PFD；VCO；GigabitEthernet；LVDS皿OWVoltageDifferenti

7、alSignaling)driver2第一章引言1．1课题的研究背景和意义锁相技术从30年代发展开始，至今已逐步渗透到各个领域。早期是为了解决接收机的同步接收问题，后来在电视机的扫描电路中应用，特别是空间技术极大推动了锁相技术的发展。近来，锁相技术的应用范围己大大拓宽了，从通信、导航、雷达、计算机直至家用电器。与此同时，锁相环电路也从基本的两阶发展到了三阶或更高阶，从单环发展到了复合环[I]。鉴频鉴相器辅之以电荷泵所构成的锁相环电路具有易于集成，锁定速度快，锁定范围宽等诸多优点，是如今广泛应用的一种结构。随着微电子技术的迅速发展，晶体管尺寸已进入了深亚

8、微米水平，导致了芯片集成度和系统工作频率的极大提高。过去，高速锁相环电路大多采用双极[2，3]