EDA教案--2VHDL语言.ppt

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1、EDA教学系统总体介绍陈立新湖北工业大学实验实训中心电子实习部2009-10-22结构体(ARCHITECTURE)进程或其它并行结构实体(ENTITY)配置(CONFIGURATION)库、程序包设计实体一、VHDL程序设计基本结构库、程序包库(LIBRARY)——存放预先设计好的程序包和数据的集合体。程序包(PACKAGE)——将已定义的数据类型、元件调用说明及子程序收集在一起,供VHDL设计实体共享和调用,若干个包则形成库。IEEE库包括:STD_LOGIC_1164STD_LOGIC_ARITH——是SYNOPSYS公司加入IEEE库程序包,包括:STD_LOGIC_SIGNED

2、(有符号数)STD_LOGIC_UNSIGNED(无符号数)STD_LOGIC_SMALL_INT(小整型数)VHDL’87版本使用IEEESTD1076-1987语法标准VHDL’93版本使用IEEESTD1076-1993语法标准例:LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALL描述器件的输入、输出端口数据类型中将要用到的IEEE的标准库中的STD_LOGIC_1164程序包。实体(ENTITY)说明格式:ENTITY实体名IS[类属参数说明][端口说明]END实体名;规则:(1)类属参数说明必须放在端口说明之前,用于指定如矢量位数、延迟时间等参数。例如G

3、ENERIC(m:TIME:=1ns);--说明m是一个值为1ns的时间参数则程序语句:tmp1<=d0ANDse1AFTERm;--表示d0ANDse1经1ns延迟后才送到tem1。(2)端口说明是描述器件的外部接口信号的说明,相当于器件的引脚说明。其格式为:PORT(端口名{,端口名}:方向数据类型名;:端口名{,端口名}:方向数据类型名);例如:PORT(a,b:INSTD_LOGIC;s:INSTD_LOGIC;y:OUTSTD_LOGIC);端口方向包括:IN;--输入,符号:OUT;--输出,符号:INOUT;--双向,符号:BUFFER;--具有读功能的输出,符号:DQBU

4、FFER端口结构体(ARCHITECTURE)基本设计单元的实体,用于指明设计基本单元的行为、元件及内部连接关系,即定义设计单元的功能。结构体的结构:ARCHITECTURE结构体名OF实体名IS[说明语句];--为内部信号、常数、数据类型、函数定义BEGIN[功能描述语句]ENDARCHITECTURE结构体名;例如:或门的结构体ARCHITECTUREor1OFtemp1ISSIGNALy:STD_LOGIC;BEGINy<=aORb;ENDARCHITECTUREor1;配置(CONFIGURATION)——把特定的结构体关联(指定给)一个确定的实体,为大型系统的设计提供管理和工程

5、组织。或门的描述LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALLENTITYor1ISPORT(a,b:INSTD_LOGIC;y:OUTSTDLOGIC);ENDor1;ARCHITECTUREexample1OFor1ISBEGINy<=aORb;ENDexample1;基本逻辑器件的描述半加器的描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;so,co:OUTSTD_LOGIC);ENDh_adder;ARCHITECTUREexample2OFh_ad

6、derISBEGINso<=aXORb;co<=aANDb;ENDexample2;absoco锁存器的描述qDQenadLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYlatch1ISPORT(d:INSTD_LOGIC;ena:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDlatch1;ARCHITECTUREexample4OFlatch1ISSIGNALsig_save:STD_LOGIC:=‘0’;BEGINPROCESS(d,ena)BEGINIFena='1'THENSig_save<=D;ENDIF;Q<=sig_

7、save;ENDPROCESS;ENDexample4;二、VHDL语言要素VHDL具有计算机编程语言的一般特性,其语言要素是编程语句的基本单元。准确无误地理解和掌握VHDL语言要素的基本含义和用法,对正确地完成VHDL程序设计十分重要。1.数字型文字——由数字、小数点和下划线组成(1)整数文字5,678,156E2,45_234_287(=45234287)(2)实数文字188.993,88_670_551.453_909(3)以

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