eda_verilog hdl语言

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1、第三章VerilogHDL3.1硬件描述语言(HDL)概述3.1硬件描述语言(HDL)概述3.1.2VerilogHDL的优点1、VHDL硬件描述语言1、普及程度优于VHDL超高速硬件描述语言------1987年2、VerilogHDL硬件描述语言2、类似于C语言，简单易学3、其它硬件描述语言3、可以完成各级的硬件描述AHDLC语言（有很多缺陷）4、语法简洁，输入代码小3.1.1VerilogHDL的发展史例如：采用两种硬件描述语言设计由GDA公司开发----Cadence------同一个计数器OVI（推广Verilog组织）-----1995年

2、成为IEEE标准西华大学电气信息学院胡兵2008-2-261西华大学电气信息学院胡兵2008-2-2623.1硬件描述语言(HDL)概述第三章VerilogHDLlibraryieee;useieee.std_logic_1164.allmodulecounter(clk,clr,qout);useieee.std_logic_unsigned.allinputclk,clr;3.2用VerilogHDL设计电路entitycounterisoutput[3:0]qout;port(clk,clr:instd_logic;reg[3:0]qout;3

3、.2.1VerilogHDL语言要素qout:instd_logic_vector(3downto0);always@(posedgeclk)architectureaofcounterisif(clr)一、VerilogHDL描述电路模块的组成signalqout=0;qout_temp:std_logic_vector(3downto0);elseqout=qout+1;1、模块名（端口列表）beginqout<=qout_temp;endmoduleprocess(clk)给电路取一个名字，并说明进出模块的信号beginifclr=‘1’the

4、n2、输入输出信号的声明qout_temp<=“0000”;elseqout_temp<=qout_temp+”0001”;3、电路功能的描述endifendprocess;VerilogHDL4、结束程序enda;VHDL西华大学电气信息学院胡兵2008-2-263西华大学电气信息学院胡兵2008-2-2643.2用VerilogHDL设计电路3.2用VerilogHDL设计电路modulehalfadder(A,B,Sum,Carry);1.端口列表二、注释inputA,B;2.声明：说明输入1、多行注释outputSum,Carry;输出信号/

5、*………………………………assignSum=A^B;\^XOR3.功能描述………………………………assignCarry=A&B;\&and………………………………*/endmodule4结束程序halfadder/*thedesignisacounter.Oct5th*/2、一行注释//在本行结束//clkisaclockinthedesign西华大学电气信息学院胡兵2008-2-265西华大学电气信息学院胡兵2008-2-26613.2用VerilogHDL设计电路3.2用VerilogHDL设计电路四、值集合三、标识符1、VerilogH

6、DL有四种基本值信号或电路名字的代号1）0：逻辑0或“假”1、可由任意的字母、数字、符号组合2）1:逻辑1或“真”3）x：未知Abcdataclrclk2jo_K4）z：高阻2、注意：注意：X与Z没有大小写之分标识符第一个字符必须是字母或下划线0x1z0X1Z2、基数表示法A_b7_c合法7f非合法十进制4’D2Æ二进制4’B0010区分大小写，不能与关键词相同二进制4’B1X01Aa不同begin关键词不能用做标识符十六进制8’H2AÆ二进制8’B00101010西华大学电气信息学院胡兵2008-2-267西华大学电气信息学院胡兵2008-2-26

7、83.2用VerilogHDL设计电路3.2用VerilogHDL设计电路十六进制’HAF二进制8’B1010_1111练习：将13表示成4位二进制、8位十六进制、5位十进制。没有标明数据宽度二进制：4’B1101二进制10’B10Æ10’B0000000010十六进制：8’H0D8’b00001101十进制：5’D135’b01101高位补8个0五、数据类型二进制3’B01010010Æ3’B0101、线网类型-----wire表明结构元件间的物理连线高位截掉5位wirec;以上情况二、十、十六进制完全相同assignc=b&f;西华大学电气信息学

8、院胡兵2008-2-269西华大学电气信息学院胡兵2008-2-26103.2用VerilogHDL设计电路