Xilinx ISE 13 笔记04 引脚约束的实现.doc

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1、第四引脚约束和时序约束的实现引脚约束：将顶层设计的逻辑端口和FPGA的物理引脚进行映射，步骤如下：（1）在Design面板下的View的单选按钮，将其从前面的Simulation，切换到Implementation。（2）在Hierarchy面板窗口中，选择top文件名，右击，NewSource…（3）出现NewSourceWizard窗口，文件类型：ImplementationConstraintsFile，文件名：top（4）Finish，Hierarchy中出现top.ucf文件。（1）在Hierarchy窗口中，选择top，然后在Proces

2、ses窗口下，选择UserConstraints选项，展开，选择I/OPinPlanning(PlanAhead)-Post-Synthesis选项，双击（2）出现ISEProjectNavigator对话框，由于已经生成.ucf文件，选择Yes（3）出现对话框，单击OK。（4）出现PlanAhead工具主界面（第一次等很久…），Close。下面准备在PlanAhead软件中实现I/O引脚位置的约束，查板子原理图和引脚约束文件。步骤如下：（1）对应每个信号行，在Site栏下，分别输入FPGA引脚的名字，然后在I/OStd栏下，输入LVCOMS33，作

3、为设计中所有I/O引脚的标准。注意：也可以采用下面的方法，约束I/O引脚的位置。如下图，在I/OPorts窗口中选中需要约束的端口，然后用鼠标将其拖拽到Package窗口所显示器件的相应的封装的位置，如此重复，知道为顶层设计的每个端口都分配了FPGA的引脚位置。然后为每个引脚分配I/OStd为LVCMOS33。当在FPGA映射了相应的位置后，在工具栏选择放大按钮，可以在所分配FPGA引脚内看到“-

4、

5、-”符号。（1）保存，退出PlanAhead工具界面（2）在Hierarchy窗口中，选择top.ucf文件，然后在Processes窗口中，选择Use

6、rConstraints，展开，双击EditConstraints(Text)选项。时序约束的实现：这部分内容是可选的，在不是高性能的或者对时序要求很苛刻的地方，不需要进行时序约束的实现。下面是实现时序约束的步骤：（1）在Hierarchy窗口选择top模块，然后在Processes面板窗口下，选择UserConstraints，展开，双击CreateTimingConstraints选项。打开时序约束编辑器界面。（2）在主界面的ConstraintType窗口下，选择并展开TimingConstraints，用鼠标单击击ClockDomains选项

7、。（3）在UnconstrainedClocks窗口中，选择clk，并用鼠标双击该选项。（1）在Time中输入10ns（2）选择并展开TimingConstraints，选择outputs。出现如下图选中counter<0>到counter<2>，右击，选择CreateTimeGroup.（3）出现下图所示界面，在Timegroupname的右边输入counter_group作为组的名字，单击OK（1）当出现对话框时，选择Yes，创建OFFSET。（2）出现CreateClocktoPad界面，接受默认设置，选择Create按钮。保存设置，并关闭时序

8、约束器界面（1）按照前面的步骤，用文本编辑器打开top.ucf文件，在ucf文件中，添加了时序约束。