针对IO的缓冲器版图设计.doc

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1、.《集成电路版图设计》实验（二）：针对IO的缓冲器版图设计一．实验内容参考课程教学中互连部分的有关讲解，根据下图所示，假设输出负载为5PF，单位宽长比的PMOS等效电阻为31KΩ，单位宽长比的NMOS等效电阻为13KΩ；假设栅极和漏极单位面积（um2）电容值均为1fF，假设输入信号IN、EN是理想阶跃信号。与非门、或非门可直接调用LEDIT标准单元库，在此基础上，设计完成输出缓冲部分，要求从输入IN到OUT的传播延迟时间尽量短，可满足30MHz时钟频率对信号传输速度的要求（T=2Tp）。二．实验要

2、求要求：实验报告要涵盖分析计算过程VDDInEnEnOut图1.常用于IO的三态缓冲器word范文.三、实验分析为了满足时钟频率对信号传输速度的要求，通过计算与非门和或非门的最坏延时，再用全局的时钟周期减去最坏的延时，就得到了反相器的应该满足的延时要求，可以得到反相器N管和P管宽度应该满足什么要求。标准与非门和或非门的电容、电阻可以通过已知条件算出。由于与非门、或非门可直接调用LEDIT标准单元库，所以本设计的关键在于后级反相器的设计上（通过调整反相器版图的宽长比等），以满足题目对电路延时的要求。

3、由于输入信号IN和是理想的阶跃信号，所以输入的延时影响不用考虑。所以计算的重点在与非门和或非门的延时，以及输出级的延时。对于与非门，或非门的延时，由于调用的是标准单元，所以它的延时通过提取标准单元的尺寸进行估算，输出级的尺寸则根据延时的要求进行设计。四、分析计算计算过程：（1）全局延时要求为：30MHz的信号的周期为T=1/f=33ns；全局延时对Tp的取值要求，Tp<1/2*T=16.7ns；（2）标准单元延时的计算：word范文.所用到的标准单元如下图所示：图2.与非门和或非门标准单元版图通过

4、在ledit软件中使用尺子测量与非门和或非门的晶体管的尺寸，得到了L=2um，W=28um，漏极的长度为LD=6um。pmos和nmos采用的是等尺寸的。NMOS的电阻为：Rn=13kΩ/(w/l)n=13kΩ/14=0.93kΩPMOS的电阻为：Rp=31kΩ/(w/l)p=31kΩ/14=2.2kΩ栅极的寄生电容为Cg=2´28´1fF=56fF漏极的寄生电容为Cd=6´28´1fF=168fFword范文.分别计算与非门和或非门的上拉和下拉网络的延迟时间，以找到最坏路径的延时，将最坏延时确定

5、这一级的延时。CL为后级pmos的栅极电容，由于栅极电容的量级一般在fF量级，从上面的结果知道，栅电容为56fF，对其延时影响有限，所以我们忽略栅电容的影响，只计算无负载延时。(3)计算与非门的无负载延时图三.与非门管级电路图1、与非门下拉网络的无负载延时,即C1通过一个MOS管放电加上C2通过两个MOS管的放电时间：TPHL=0.69*（0.93kΩ*168fF+(0.93kΩ+0.93kΩ)*168fF）=0.32nsword范文.2、与非门上拉网络的最坏延迟时间即单管导通的延时：TPLH=0

6、.68´2.3kΩ´168fF=0.256ns；所以比较可知与非门的最坏延时为下拉时间TPHL=0.32ns；（4）或非门的无负载延时图4.或非门的管级电路图1、或非门下拉网络的最大延迟即单管导通延迟：TPHL=0.69*0.93kΩ*168fF=0.108ns；2、或非门上拉网络的最大延迟：TPLH=0.69*（2.3kΩ´168fF+(2.3kΩ+2.3kΩ)´168fF）=0.765ns；所以比较可知或非门的最大延时TPLH=0.765ns。word范文.可见：与非门和或非门的最坏延时由或非

7、门的上拉网络决定，其无负载的延时为0.765ns。实际中或非门的下级负载是反相器NMOS的栅极电容，从上面的结果知道，栅电容为56fF,可知栅极电容是比较小的，取一个适当的栅电容值100fF。(5)输出级的延时应该满足的数值当负载电容为100fF时的延时为：TP栅=0.69*（2*RP*Cg）=0.69*2*2.2*10^3*100*10^(-15)=0.304ns得到反相器前的最坏延迟为:tp=TPLH+TP栅=0.765ns+0.304ns=1.093ns所以输出级的延时应该小于16.7ns-

8、1.093ns=15.607ns。(6)反相器尺寸的确定由于漏极电容的量级在fF量级，所以，输出的电容负载近似的认为仅有CL=5pf提供。1、设PMOS的栅宽为Wp，栅长由工艺决定2um，所以上拉网络延时应该满足的关系为：0.69*31kΩ/（WP/2）*5*10^(-12)F<15.607ns得到：WP>13.705um。word范文.2、设NMOS的栅宽为Wn，栅长由工艺决定2um，所以上拉网络延时应该满足的关系为：0.69*13kΩ/（Wn/2）*5*10^(-12)F<15