VerilogHDL(教学).ppt

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1、概述VerilogHDL的基本结构运算符语句VerilogHDL模型级别数据类型及常量、变量语句的顺序执行与并行执行第6章VerilogHDL一、什么是VerilogHDL？VerilogHDL是一种应用广泛的硬件描述性语言，是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。即利用计算机的巨大能力对用VerilogHDL或VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netli

2、st），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后用于制造ASIC芯片或写入EPLD和FPGA器件中。§6-1概述2二、VerilogHDL语言的主要特征1、语法结构上，VerilogHDL语言与C语言有许多相似之处，并借鉴C语言的多种操作符和语法结构2、VerilogHDL语言既包含一些高层程序设计语言的结构形式，同时也兼顾描述硬件线路连接的具体构件。3、通过使用结构级或行为级描述可以在不同的抽象层次描述设计34、VerilogHDL语言

3、是并发的，即具有在同一时刻执行多任务的能力，因为但在实际硬件中许多操作都是在同一时刻发生的。一般来讲，计算机编程语言是非并行的，5、VerilogHDL语言有时序的概念，因为在硬件电路中从输入到输出总是有延迟存在的这两点显示：VerilogHDL语言与C语言的最大区别4为什么要用硬件描述语言来设计？电路的逻辑功能容易理解；便于计算机对逻辑进行分析处理；把逻辑设计与具体电路的实现分成两个独立的阶段来操作；逻辑设计与实现的工艺无关；逻辑设计的资源积累可以重复利用；可以由多人共同更好更快地设计非常复杂

4、的逻辑电路（几十万门以上的逻辑系统）。5有哪几种硬件描述语言？各有什么特点？VerilogHDL-较多的第三方工具的支持-语法结构比VHDL简单-学习起来比VHDL容易-仿真工具比较好使-测试激励模块容易编写6有哪几种硬件描述语言？各有什么特点？VHDL-比VerilogHDL早几年成为IEEE标准；-语法/结构比较严格，因而编写出的模块风格比较清晰；-比较适合由较多的设计人员合作完成的特大型项目（一百万门以上）。7两者建模能力的比较VHDLVITAL系统级算法级寄存器传输级逻辑门级开关电路级

5、行为级的抽象VerilogHDL与VHDL建模能力的比较Verilog8VerilogHDL的应用方面ASIC和FPGA设计师可用它来编写可综合的代码。描述系统的结构，做高层次的仿真。验证工程师编写各种层次的测试模块对具体电路设计工程师所设计的模块进行全面细致的验证。库模型的设计：可以用于描述ASIC和FPGA的基本单元（Cell）部件，也可以描述复杂的宏单元（MacroCell）。9VerilogHDL的抽象级别语言本身提供了各种层次抽象的表述，可以用详细程度有很大差别的的多层次模块组合来描述一

6、个电路系统。行为级：技术指标和算法的Verilog描述RTL级：逻辑功能的Verilog描述门级：逻辑结构的Verilog描述开关级：具体的晶体管物理器件的描述10VerilogHDL的抽象级别行为级：有关行为和技术指标模块，容易理解RTL级：有关逻辑执行步骤的模块，较难理解门级：有关逻辑部件互相连接的模块，很难理解开关级：有关物理形状和布局参数的模块，非常难理解11抽象级别和综合与仿真的关系行为仿真：行为的验证和验证模块分割的合理性前仿真：即RTL级仿真，检查有关模块逻辑执行步骤是否正确。逻辑综

7、合：把RTL级模块转换成门级。后仿真：用门级模型做验证，检查门的互连逻辑其功能是否正确。布局布线：在门级模型的基础上加上了布线延时布局布线后仿真：与真实的电路最接近的验证。12行为级和RTL级modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;Regout;always@(sloraorb)if(!sl)out=a;elseout=b;endmoduleabslout13行为级和RTL级abslout这个行为的描述并没有说明如果输入a或b是三态的（高阻时）

8、输出应该是什么，但有具体结构的真实电路是有一定的输出的。RTL模块的数据流动必须基于时钟。RTL模块在每个时钟的沿时刻，其变量的值必定是精确的。RTL模块是可综合的，它是行为模块的一个子集合。14结构级modulemuxtwo(out,a,b,sl);inputa,b,sl;outputout;notu1（ns1，sl）；and#1u2（sela，a，nsl）；and#1u3（selb，b，sl）；or#2u4（out，sela，selb）；endmoduleoutabslselb