数字电子技术4.ppt

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1、第7章常用时序逻辑部件学习要点理解寄存器、计数器等时序逻辑电路的工作原理和逻辑功能。了解寄存器、计数器等中规模集成电路的使用方法。7.2十进制计数器7.3集成计数器7.4N进制计数器7.5寄存器7.6顺序脉冲发生器退出7.1二进制计数器第7章常用时序逻辑部件7.1二进制计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······7.1.1同步二进制计数器1、同

2、步二进制加法计数器输出方程：驱动方程：状态方程：状态表：状态图：时序图：推广到n位二进制同步加法计数器驱动方程输出方程输出方程：2、同步二进制减法计数器驱动方程：状态方程：状态表：状态图：时序图：推广到n位二进制同步减法计数器驱动方程输出方程设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程3、同步二进制可逆计数器电路图1、异步二进制加法计数器时钟方程输出方

3、程7.1.2异步二进制计数器驱动方程状态方程2、异步二进制减法计数器时钟方程输出方程驱动方程状态方程二进制异步计数器级间连接规律7.2十进制计数器7.2.1同步十进制计数器1、同步十进制加法计数器输出方程驱动方程状态方程2、同步十进制减法计数器输出方程驱动方程状态方程3、同步十进制可逆计数器实现同步十进制加法计数器的功能实现同步十进制减法计数器的功能1、异步十进制加法计数器时钟方程输出方程7.2.2异步十进制计数器驱动方程状态方程2、异步十进制减法计数器时钟方程输出方程驱动方程状态方程7.3集成计数器7.3.1集成二进制计数

4、器1、集成同步二进制计数器①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。①CR=1时，异步清零。②CR=0、EN=1时，在CP脉冲上升沿作用下进行同步加法计数。③CR=0、CP=0时，在EN脉冲下降沿作用下进行同步加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。U/D是加减

5、计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位

6、的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。2、集成异步二进制计数器①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。1、集成同步十进制计数器集成十进制同步加法计数器7416

7、0、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零方式，而74162采用的是同步清零方式。74190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74191相同。74192是双时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能示意图与74193相同。7.3.2集成十进制计数器2、集成异步十进制计数器7.

8、4N进制计数器7.4.1N进制计数器的构成1、用同步清零端或置数端归零构成N进置计数器2、用异步清零端或置数端归零构成N进置计数器（1）写出状态SN-1的二进制代码。（2）求归零逻辑，即求同步清零端或置数控制端信号的逻辑表达式。（3）画连线图。（1）写出状态SN的二进制代码。（2）求归零逻