数字电子技术基础6.ppt

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1、时序电路计数器部分5.2计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······计数器的分类：5.2.2二进制计数器一、二进制同步计数器3位二进制同步加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：状态方程：根据计数器现态和次态的关系得计数器的次态卡诺图。然后分解为三个触发器

2、的次态卡诺图由卡诺图得到三个次态状态方程根据JK触发器的特性方程：求驱动方程进行状态方程的变换得驱动方程画逻辑图从图中可见所有JK触发器全都构成了T触发器的形式，由此推广到n位二进制同步加法计数器。得：驱动方程输出方程用T′触发器构成二进制同步加法计数器如果把触发器FFi换成T′触发器，把FFi的时钟方程改变成为:那么就可方便地用T′触发器构成n位二进制同步加法计数。下图所示便是用3个T′触发器按照这种方法构成的3位二进制同步加法计数器的逻辑电路图。计数器计数容量、长度或模的概念把一个具体的计数器能够

3、记忆输入脉冲的数目叫做计数器的计数容量、长度或模，如一个3位二进制同步加法计数器，从状态000开始，输入8个CP脉冲时，就计满归零，显然该计数器的容量或长度有时又称之为模8。所谓计数器的容量、长度或模，就是电路的有效状态数。如果用n表示状态图中二进制数的位数，也就是计数器中触发器的个数，用M表示计数器的容量、长度或模，那么在二进制计数器中有M=2n在十进制计数器(一位)中M=10，在N进制计数器中M=N。二、二进制同步减法计数器现以3位二进制同步减法计数器为例，说明二进制同步减法计数器的构成方法和连接

4、规律。1．结构示意框图与状态图3位二进制同步减法计数器的结构示意图。CP是输入减法计数脉冲，每输入一个CP脉冲，计数器就减一个1，当不够减时就向高位借位，显然向高位借来的1应当8，8-1=7。因此在状态图中，当状态为000时，输人一个CP脉冲，不够减，向高位借1当8，减去1后剩7，所以计数器的状态应该由000转换到111，同时应向高位送出借位信号，图中的输出信号B就是要送给高位的借位信号。下图是根据二进制递减计数规律画出的状态图。00000l010011100101110111/0/0/0/0/0/0

5、/0／B借位输出排列：Q2nQ1nQ0n/1选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：时钟方程：状态方程：作同步减法计数器的次态卡诺图。然后分解为三个触发器的次态卡诺图由卡诺图得到三个次态状态方程根据JK触发器的特性方程：求驱动方程进行状态方程的变换得驱动方程JK触发器接成T触发器，即J0=K0=1、Ji=Ki=Ti从图中可见所有JK触发器全都构成了T触发器的形式，由此推广到n位二进制同步减法计数器。得：驱动方程输出方程用T′触发器构成二进制同步加法计数器如果把触

6、发器FFi换成T′触发器，把FFi的时钟方程改变成为:（三）二进制同步可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出方程电路图双时钟输入二进制同步可逆计数器如果用CPU表示加计数脉冲、CPD表示减计数脉冲，那么按照时钟方程式用T′触发器级连起来，便可得到双时钟输入二进制同步可逆计数器。对于双时钟输入3位二进制同步可逆计数器，

7、根据上式可写出下列时钟方程：双时钟可逆计数器的CPU和CPD只能分时工作，否则计数器无法正常工作。4位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CTT·CTP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。74161的状态表（异步清零）74163的状态表（同步清零）双4位集成二进制

8、同步加法计数器CC4520①CR=1时，异步清零。②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。CC4520的状态表74191的状态表74191是单时钟二进制可逆计数器4位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态