NAND闪存的铜大马士革工艺研究.doc

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1、NAND闪存的铜大马士革工艺研究出自：ByungjoonHwangNamsuLim、Jang・HoPark、SowiJin、MinjeongKim^JaesukJung、Byungho>KwonJongwonHong、JeehoonHan、DonghwaKwak^JaekwanPark、Jung-DaiChoi>WorvSeongLee,Samsung对于开发高密度NAND闪存，获得低方块电阻的铜位线是至关重要的。单页缓冲器所增加的单元串数目形成了低方块电阻的长位线，以及位线间的低寄生电容。同时，当设计规则减小时，器件尺寸也会相对缩小，铜位线的大马士革作图和C

2、MP.T.艺将会更加困难。常用的窗工艺己与NAND闪存的位线相结合。但是，为了用193nmArF光刻技术获得节距76nm.位线38nm的64GbNAND闪存，常规的光刻方法和钩刻蚀工艺将无法满足需求，需要考虑新的替代丁艺。木文研究了用SADP（Self-AlignedDoublePatterning,自对准二次图形曝光）匸艺使铜大马七革匸艺形成38nm位线。并就38nm节点技术的NAND闪存器件，说明了使方块电阻最小且抑制寄生电容的方法，也从RC延迟的角度对电学相关数据进行了讨论。实验图1说明了用SADP和CMP形成38nm位线的铜大马士革工艺流程：首先淀积S

3、iO2和poly-Si层作为硬掩膜，然后用ArF光刻设备和RIE刻蚀设备确定114nni节距的38nm条状图形;用ALD（原子层淀积）法淀积38nmSiO2薄膜层；在第一和第二poly・Si层之间插入一层poly-Si；用poly-Si硬掩膜刻蚀ALD淀积的Si02层；ILD（层间介质）SiO2层经过刻蚀后，在大马士革内填充TafTaN/Cu作为金属阻扌当层和主金属线；填充的铜用二种不同去除速率的二步CMPT艺磨平。图1（b）和（c）分别是用于工艺流程的38nmCu位线和最终位线的SEM截面图像。□□[SiOti>rILDIHMuHULl；^n7lCl）JtM

4、ttJWfV啊形（2）PolySi作W&SQ]淀枳MMMMM（3）A：tfJ•Poly-Si中址元PolySiU）用Poly.Si掩IK餅迪SQ](b)L艺流程的截面图（5）H]Poly-Si融ILD(c)/终的WCMPE艺后位线的截面图像(6)SUft允&CMP(a)用SADP(1*1对准二次作图匸艺)的38nm位线铜大HZ匸艺流秤图1・位线铜CMP工艺流程和截面图像结果和讨论在用CuCMPX艺形成76nm节距位线的过程屮，关键问题是由于图形的密度不同(如图2⑻所示)，单元阵列和页缓冲器(X•译码器)间ILDSi02层的厚度也不尽相同。为克服这一问题，CMP

5、过稈屮需要精确控制去除Si□□[SiOti>rILDIHMuHULl；^n7lCl）JtMttJWfV啊形（2）PolySi作W&SQ]淀枳MMMMM（3）A：tfJ•Poly-Si中址元PolySiU）用Poly.Si掩IK餅迪SQ](b)L艺流程的截面图（5）H]Poly-Si融ILD(c)/终的WCMPE艺后位线的截面图像(6)SUft允&CMP(a)用SADP(1*1对准二次作图匸艺)的38nm位线铜大HZ匸艺流秤图1・位线铜CMP工艺流程和截面图像结果和讨论在用CuCMPX艺形成76nm节距位线的过程屮，关键问题是由于图形的密度不同(如图2⑻所示)，

6、单元阵列和页缓冲器(X•译码器)间ILDSi02层的厚度也不尽相同。为克服这一问题，CMP过稈屮需要精确控制去除Si02和Cu的速率，以免造成晶圆内的厚度均匀性问题。金属阻扌当层和Cu的二步CMP.T.艺分别进行了优化，此外还采用了特殊的研磨液，获得了如图2(b)和(c)所示的Cu区域上ILD-SiO2的高去除速率。为了减少整个300mm晶圆面积上Cu去除速率的差异，特别定义了高密度伪图形规则，如图3(a)和(b)所示。Si3N4层用作终点检测的CMP停止层。»••rHnemdenwr>rmoofCuSiOj^lOO)ZQriwo<8^20200400tf00

7、S001000Dundee&cmeeoiei(mm)(b网元胖科和X-WHC何CMP工艺IfigILDSiO胛度200400600SOO1000DktfinceficmcentnfmmlBefc«C«CM?AfttrCttCMP(c)m元阵列阳页愎冲E何CMPT艺和GILDSIO殍厦b)CMP工艺用2GbNANDN#的位线MIS形密度图2.位线图形密度图&LDSiO?厚度Stf0ttUMAxO1*mit«yO1«muW1Otemiw>OJtWMIMOJnoiBeforeCuCXfP•】50400-500$0100ISODuuacefiomct

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