nand闪存的铜大马士革工艺研究

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1、NAND闪存的铜大马士革工艺研究出自：ByungjoonHwang、NamsuLim、Jang-HoPark、SowiJin、MinjeongKim、JaesukJung、Byungho、KwonJongwonHong、JeehoonHan、DonghwaKwak、JaekwanPark、Jung-DalChoi、Won-SeongLee，Samsung对于开发高密度NAND闪存，获得低方块电阻的铜位线是至关重要的。单页缓冲器所增加的单元串数目形成了低方块电阻的长位线，以及位线间的低寄生电容。同时，当设计规则减小时，器件尺寸也会相对缩小，铜位线的大马士革作图和CMP工艺将会更加困难。常用

2、的钨工艺已与NAND闪存的位线相结合。但是，为了用193nmArF光刻技术获得节距76nm、位线38nm的64GbNAND闪存，常规的光刻方法和钨刻蚀工艺将无法满足需求，需要考虑新的替代工艺。本文研究了用SADP（Self-AlignedDoublePatterning，自对准二次图形曝光）工艺使铜大马士革工艺形成38nm位线。并就38nm节点技术的NAND闪存器件，说明了使方块电阻最小且抑制寄生电容的方法，也从RC延迟的角度对电学相关数据进行了讨论。实验图1说明了用SADP和CMP形成38nm位线的铜大马士革工艺流程：首先淀积SiO2和poly-Si层作为硬掩膜，然后用ArF光刻设备和

3、RIE刻蚀设备确定114nm节距的38nm条状图形；用ALD（原子层淀积）法淀积38nmSiO2薄膜层；在第一和第二poly-Si层之间插入一层poly-Si；用poly-Si硬掩膜刻蚀ALD淀积的SiO2层；ILD（层间介质）SiO2层经过刻蚀后，在大马士革内填充Ta/TaN/Cu作为金属阻挡层和主金属线；填充的铜用二种不同去除速率的二步CMP工艺磨平。图1(b)和(c)分别是用于工艺流程的38nmCu位线和最终位线的SEM截面图像。结果和讨论在用CuCMP工艺形成76nm节距位线的过程中，关键问题是由于图形的密度不同（如图2(a)所示），单元阵列和页缓冲器（X-译码器）间ILDSiO

4、2层的厚度也不尽相同。为克服这一问题，CMP过程中需要精确控制去除SiO2和Cu的速率，以免造成晶圆内的厚度均匀性问题。金属阻挡层和Cu的二步CMP工艺分别进行了优化，此外还采用了特殊的研磨液，获得了如图2(b)和(c)所示的Cu区域上ILD-SiO2的高去除速率。为了减少整个300mm晶圆面积上Cu去除速率的差异，特别定义了高密度伪图形规则，如图3(a)和(b)所示。Si3N4层用作终点检测的CMP停止层。由此成功制作出了38nm铜位线，获得了较低的方块电阻，电阻值只有钨位线的1/10。方块电阻很好地分布在±3%区间内，类似的电容值为几pF/μm，图4、图5分别与钨工艺作了比较。所以，

5、用Cu位线能达到20μs的读出时间（tRead），单页缓冲器的单元串数目是钨位线的3倍多。结论单元串的增加以及设计规则的减小促使在开发64GbNAND闪存器件时，要形成具有低方块电阻和低寄生电容的38nm位线。用SADP工艺的铜大马士革结构成功的形成了38nm的小尺寸位线，并且获得了较低的方块电阻。