pcie基础知识.doc

《pcie基础知识.doc》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、PCIe总线概述随着现代处理器技术的发展，在互连领域小，使用高速茅分总线替代并行总线是大势所趋。与单端并行信号相比，高速差分信号可以使用更高的时钟频率，从而使用更少的信号线,完成之前需要许多单端并行数据信号才能达到的总线带宽。PCI总线使用并行总线结构，在同一条总线上的所有外部设备共享总线带宽，而PCIe总线使用了高速差分总线，并采用端到端的连接方式，因此在每一条PCIe链路屮只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同Z外，还使用了一些在网络通信屮使用的技

2、术，如支持多种数据路由方式,基丁•多通路的数据传递方式，和基于报文的数据传送方式，并充分考虑了在数据传送屮出现服务质量QoS（QualityofService）问题。PCIe总线的基础知识与PCI总线不同，PCIe总线使用端到端的连接方式，在一条PCIe链路的两端只能备连接一个设备，这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外，还具有多个层次,发送端发送数据时将通过这些层次,而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。1.1端到端的数据传递PCIe链路使用“端到端的

3、数据传送方式”，发送端和接收端屮都含有TX（发送逻辑）和RX（接收逻辑），其结构如图牛1所示。图4・lPCIe总线的物理链路由上图所示，在PCIe总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线纟R成。其屮发送端的TX部件与接收端的RX部件使用一组羌分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一•组茅分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。高速羌分信号电气规范要求其发送端串

4、接一个电容，以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D■两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。与单端信号相比，港分信号抗干扰的能力更强，因为养分信号在布线时要求“等长”、“等宽”、“贴近”，而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上，其差值在理想情况下为0,对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。此外使用差分信号能有效抑制电磁干扰EMI(Elect

5、roMagneticInterference)□由于差分信号D+与D•距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等，将相互抵消，因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的,一是差分信号使用两根信号传送一位数据；二是茅分信号的布线相对严格一些。PCIe链路可以由多条Lane组成，目前PCIe链路可以支持1、2、4、&12、16和32个Lane,即xl、x2、x4、x8、xl2>xl6和x32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版木相关。第1个

6、PCIe总线规范为V1.0,之后依次为Vl.Oa,VI.1,V2.0和V2.1。目前PCIe总线的最新规范为V2.1,而V3.0正在开发过程中，预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同，如表4-1所示。表4-1PCIe总线规范与总线频率和编码的关系PCIe总线规范总线频率1⑴单Lane的峰值带宽编码方式1.X1.25GHz2.5GT/S8/lQb编码2.x2.5GHz5GT/S8/10b编码3.04GHz8GT/s12^130b编码如上表所示，不同的PCIe总线规范使用的总线频率并不

7、相同，其使用的数据编码方式也不相同。PCIe总线Vl.x和V2.0规范在物理层中使用8/10b编码，即在PCIe链路上的10bit中含有8bit的有效数据;而V3.0规范使用12&130b编码方式，即在PCIe链路上的130bit中含有128bit的有效数据。由上表所示，V3.0规范使用的总线频率虽然只有4GHz,但是其有效带宽是V2.X的两倍。下文将以V2.X规范为例，说明不同宽度PCIe链路所能提供的峰值带宽，如表4-2所示。表4・2PCIe总线的帰值带宽PCIe总线的数据位宽xlx2x4x8xl2xl6x32峰值带宽(

8、GT/s)51020406080160由上表所示，x32的PCIe链路可以提供160GT/S的链路带宽，远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIeV3.0规范使用4GHz的总线频率，将进一步提高PCIe链路的峰值带宽。在PCIe总线中,使用GT(Gigatrans