第5章 常用组合逻辑部件.ppt

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1、学习要点掌握组合逻辑电路的分析方法与设计方法。掌握利用二进制译码器和数据选择器进行逻辑设计的方法。理解加法器、编码器、译码器等组合逻辑电路的工作原理和逻辑功能。了解加法器、编码器、译码器、数据选择器等中规模集成电路的使用方法。了解组合逻辑电路中的竞争冒险现象及其消除方法。第5章常用组合逻辑部件第5章常用组合逻辑部件5.1加法器5.2数值比较器5.3编码器5.4译码器5.5数据选择器5.6数据分配器退出5.1加法器1、半加器5.1.1半加器和全加器能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位

2、2、全加器能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。全加器的逻辑图和逻辑符号用与门和或门实现用与或非门实现先求Si和Ci。为此，合并值为0的最小项。再取反，得：实现多位二进制数相加的电路称为加法器。1、串行进位加法器5.1.2加法器构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。特点：进位信号是由低位向高位逐级传递的，速度不高。2、并行进位加法器（超前进

3、位加法器）进位生成项进位传递条件进位表达式和表达式4位超前进位加法器递推公式超前进位发生器加法器的级连集成二进制4位超前进位加法器5.1.3加法器的应用1、8421BCD码转换为余3码BCD码+0011=余3码2、二进制并行加法/减法器C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1时，B1=B，电路执行A－B=A+B运算。3、二-十进制加法器修正条件5.2数值比较器用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。5.2.11位数值比较器设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1

4、位数值比较器的真值表。逻辑表达式逻辑图5.2.24位数值比较器真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和A＇与B＇的比较结果，A＇>B＇、A＇B＇、A＇

5、OS电路：各级的级联输入端A＇>B＇必须预先预置为0，最低4位的级联输入端A＇

6、。3、集成3位二进制优先编码器ST为使能输入端，低电平有效。YS为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。YEX＝0表示是编码输出；YEX＝1表示不是编码输出。集成3位二进制优先编码器74LS148集成3位二进制优先编码器74LS148的真值表输入：逻辑0(低电平）有效输出：逻辑0(低电平）有效集成3位二进制优先编码器74LS148的级联16线-4线优先编码器5.3.2二-十进制编码器1、8421BCD码编码器输入10个互斥的数码输出4位二进制代码真值表

7、逻辑表达式逻辑图2、8421BCD码优先编码器真值表逻辑表达式逻辑图3、集成10线-4线优先编码器5.4译码器把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。5.4.1二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。1、3位二进制译码器真值表输入：3位二进制代码输出：8个互斥的信号逻辑表达式逻辑图电路特点：与门组成的阵列2、集成二进制译码器74LS1

8、38A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、　、为选通控制端。当G1＝1、时，译码器处于工作状态；当G1＝0、时，译码器处于禁止状态。真值表输入：自然二进制码输出：低电平有效3、74LS138的级联二-十