第三讲VHDL的基本语法.ppt

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1、第三讲VHDL硬件描述语言教学课时：2学时教学内容：1、VHDL基本结构（1学时）2、VHDL的基本语法（1学时）（1）数据对象（2）数据类型（3）运算操作符（4）并行赋值语句概述数字系统设计分为硬件设计和软件设计,但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL,HardwareDescriptionLanguage）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL

2、；ENTITYmux2_1ISPORT(A，B:INSTD_LOGIC；S:INSTD_LOGIC；Y:OUTSTD_LOGIC)；ENDmux2_1；ARCHITECTUREoneOFmux2_1ISBEGINprocess(A,B,S)beginIf(S=‘0’)thenY<=A；ElseY<=B;endif;endprocess;ENDone；IEEE库说明实体结构体例1：一个简单的例子，2选1数据选择器的描述数据输入选择输出ABSY01AB端口图ABSY1、VHDL语言的基本结构VHDL设计实体的基本结构由库、程序包、实体、结构体和配置等部分构成。其中，实

3、体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。根据VHDL语法规则，在VHDL程序中使用的数据对象、数据类型都需要预先定义。为了方便使用VHDL编程，IEEE将预定义的数据类型、元件调用声明以及一些常用子程序收集在一起，形成程序包，供VHDL设计实体共享和调用。若干个程序包则形成库。常用的VHDL库有IEEE标准库、STD库和WORK库。IEEE标准库包括STD_LOGIC_1164程序包，它是最重要和最常用的程序包，大部分数字系统设计都是以此程序包设定的标准为基础的。1.1、实体设计实体是一个完整的、独立的语言模块。它相当于电路中的一个器

4、件。实体由实体声明部分和结构体组成。实体声明部分指定了设计单元的输入输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分。结构体用来描述设计实体的逻辑结构和逻辑功能，它由VHDL语句构成，是外界看不到的部分。一个实体可以拥有一个或多个结构体。ENTITY实体名IS[GENERIC（类属表）；]PORT（端口表）；ENDENTITY实体名；例：ENTITYor2ISPORT（a，b：INSTD_LOGIC;C:OUTSTD_LOGIC);ENDENTITYor2；实体语句结构如下：注意：Quartus开发工具中实体名与保存该实体的VHDL源文件名必须

5、是一样的。在层次化系统设计中，实体说明是整个模块或整个系统的输入输出（I/O）接口；在一个器件级的设计中，实体说明是一个芯片的输入输出（I/O）。1.1.1类属表（GENERIC）类属参量是实体说明中的可选项，放在端口说明之前，其一般格式为：GENERIC（常数名：数据类型：=设定值；...);类属表是一种端口界面常数，常用来规定端口的大小、实体中子元件的数目及实体的定时特性等。它和常数不同，常数只能从设计实体的内部得到赋值且不能改变，而类属表的值可由设计实体的外部提供。因此设计者可以从外面通过类属表的重新设定而容易的改变一个设计实体或一个元件的内部电路结构和规模

6、。例：GENERIC（trise，tfall：TIME:=1ns;Addrwidth:INTEGER:=16);PORT(a0,a1:INSTD_LOGIC;Add_bus:OUTSTD_LOGIC_VECTOR(Addrwidth-1DOWNTO0);这里类属表中参数trise为上升沿宽度，tfall为下降沿宽度，用于仿真模块的设计；定义地址总线的宽度为Addrwidth位，类属值Addrwidth的改变将使结构体中所有相关的总线定义同时改变，由此使整个设计实体的硬件结构发生变化。1.1.2端口说明（PORT）端口的功能相当电路图符号中的外部引脚。端口可以被赋值

7、，也可以当做逻辑变量用在逻辑表达式中。其一般书写格式为：PORT（端口名：端口方向数据类型；端口名：端口方向数据类型；……）；其中端口名是设计者为实体的每一个引脚所取的名字，通常为英文字母加数字，名字的定义有一定的惯例，如clk表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。端口方向是指这些通道上的数据流动的方式，如输入或输出等。端口方向有以下几种类型：1．输入（IN）允许信号进入实体，主要用于时钟输入、控制输入（如load、reset、enable、clk）和单向的数据输入（如地址数据信号address）等。2．输出（OUT）输出模式只允许信号离开实体

8、，常用于计