数字集成电路实验指导书.doc

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1、《数字集成电路》实验指导书何爱香信息与电子工程学院2013年1月16目录实验1译码器…………………………………………………………………3实验2组合逻辑电路…………………………………………………………６实验3半加器…………………………………………………………………８实验4全加器…………………………………………………………………９实验5三进制计数器…………………………………………………………11实验6555多谐振荡器………………………………………………………13实验7电压比较器……………………………………………

2、………………15实验8Pspice最坏情况分析………………………………………………1616实验1译码器一、实验目的1．理解译码器逻辑功能。2．掌握译码器电路设计方法。二、实验内容译码器74155的芯片如下图所示，逻辑函数式：表1.译码器74155真值表使能控制输入输出1CBA1Y01Y11Y21Y31XXX111101000111010110110110110101111110X0XX1111三、实验步骤（1）在pspice中，启动Place/Part命令，出现下图所示的选择框，输入74155，点击OK。1

3、6（2）控制端1C设置为高电平，使能端设置为低电平。在pspice中，高低电平要用专门的符号来设置，启动Place/Ground命令，出现下图所示的选择框，在SOURE库中取“$D_HI”符号，即为接入高电平，取“$D_LO”符号，接到电路的输入端，即为接入低电平。（1）设置输入信号AB启动Place/Part命令，出现下图所示的选择框，输入DigClock。通过设置时钟信号源参数调整方波的周期可占空比。设置输入信号A的ONTIME和OFFTIME为0.5ms。设置输入信号B的ONTIME和OFFTIME为

4、1ms16时钟信号源有5个周期参数要设置：在一个周期内，低电平状态的持续时间:在一个周期内，低电平状态的持续时间。ONTIME:在一个周期内，高电平状态的持续时间OFFTIME:在一个周期内，低电平状态的持续时间DELAY:延时STARTVAL:时钟信号的初值，在时间延时范围内，信号值由初值决定。OPPVAL:时钟高电平状态在设置时钟信号时，一般只需要设置OFFTIME和ONTIME方法：双击ONTIME出现下图对话框，设置为0.5ms.同理，设置OFFTIME为0.5ms。（3）启动Pspice仿真，查看

5、Y0到Y3的结果四、实验报告1．画出实验电路图，整理实验数据填入逻辑状态表中。2．交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。16实验2组合逻辑电路一、实验目的1．理解组合逻辑电路逻辑功能。2．掌握组合逻辑电路设计方法。二、实验原理组合逻辑电路简称组合电路，组合电路的特点是任意时刻电路输出的逻辑状态仅仅由此刻电路的输入状态决定，而与电路过去的状态无关。组合逻辑电路在电路结构上完全由逻辑门构成，并且没有输出对输入的反馈和存储电路。组合逻辑电路的输入、输出信号可能有一个或多个，可以用下图所示的框图

6、形式表示。图中，表示输入信号，表示输出信号。根据组合电路的特性，输出信号与输入信号之间的关系可以表示成如下的输出函数：由于实际的门电路具有延时特性，所以要求组合电路的所有输入信号，在它们到达输出之前，必须保持不变。组合电路的输入信号可以是原变量也可以是反变量，要依具体电路和题目而定。三、实验内容及步骤（1）已知组合逻辑电路图如下所示，选用与门7408、非门7404或门7432连接电路，测试输入、输出端的逻辑状态，填入表1中。16＆＆＆＆ABCY表1真值表输入输出ABCY四、实验步骤（1）在pspice中绘制

7、原理图（2）添加输入信号源，分别设置3个激励源的周期为0.5us,1us和2us,占空比为1的方波信号，（3）模拟仿真，并用Probe模块来观察各个节点数字信号随时间的变化规律，填写表1。五、实验报告1．画出实验电路图，整理实验数据填入逻辑状态表中。２．交仿真报告（包括仿真电路、设计过程、仿真结果、数据分析）。16实验3半加器一、实验目的1．理解半加器、全加器的逻辑功能。2．掌握半加器和全加器的设计方法。二、实验原理　　如果不考虑来自低位的进位，将两个一位二进制数进行相加得到和及进位的电路称为半加器。其中A

8、、B是两个加数，S是和，C是进位。由功能表可以得到如下逻辑表达式：三、实验内容及步骤　　分别选用与非门74LS00以及与非门74LS00结合异或门74LS86两种方法设计半加器电路，连接电路，测试输入、输出端的逻辑状态，填入下表中。五、实验报告1．画出实验电路图，整理实验数据填入逻辑状态表中。2．半加器的设计，要求列出真值表，写出逻辑表达式，画出逻辑图，并将验证结果填入表中。3．交仿真报告（包括仿真电路、设计过程