四位数值比较器

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1、四位数值比较器班级：电子信息工程（2）班姓名：林贤款学号：　Xb13610208时间：2015.12—2015.12一、实验目的。1、设计四位二进制码比较器，并在QuantusII上进行仿真。 2、掌握VHDL设计实体的基本结构及文字规则。二、实验要求。1、用VHDL语言编写四位二进制码 比较器的源文件；    2、对设计进行仿真验证；三、实验原理。本实验实现要实现两个4位二进制码的比较器。即当输入为两个4位二进制码和时,输出为M（A=B）,G（A>B）和L（A

2、光二极管作为输出。当A=B时，M处接的二极管亮；当A>B时，G处接的二极管亮；当A

3、和报错信息。2、新建工程。（1） 选择File菜单下New Project Wizard。（2） 输入工作目录和项目名称。（3） 加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入。（4） 选择设计器件。（5） 选择第三方EDA综合、仿真和时序分析工具。（6） 建立项目完成，显示项目概要。3、添加文件（file>new> VHDL file），新建完成之后要先保存。4、编写程序（原程序如下a所述）。5、检查语法（点击工具栏的这个按钮)。6、锁定引脚，点击工具栏的（如下管脚分配所述）。

4、六、实验结果。1、编译结果无误图。2、仿真波形图：当=1011，=1101时，AB时，则G输出端接的发光二极管亮；③A=B时，则M输出端接的发光二极管亮。输出结果要写一个完整的，健壮的程序，必须考虑完全，并且要使程序的可综合性强，最

5、主要的一点是要勤动手，多写程序，多思，才能有所提高。知道了学以致用的重要性，学的很多知识不运用不能是真正的掌握，这一点在我身上很是有所体现。四位比较器VHDL源文件：  library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity comp4 is  port (A:in std_logic_vector(3 downto 0);  B:in st

6、d_logic_vector(3 downto 0);    M,G,L:out std_logic); end comp4; architecture behave of comp4 is begin  p1: process(A,B)   beginif (A>B) then G<='1';M<='0';L<='0';    elsif (A

7、='1';M<='1';L<='1';   end if;  end process p1;