本振频率合成2.ppt

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1、锁相环应用实验二本振频率合成器武汉理工大学信息工程学院实验三一、实验目的2．掌握用锁相环路法产生本振信号的方法1．理解数字锁相环路法本振频率合成的原理在移动通信使用的电台中，为获得高稳定度的本振频率，广泛采用锁相频率合成方式。它的原理是：应用数字逻辑电路把VCO频率一次或多次降低至鉴相器频率上，再与参考频率在鉴相电路中进行比较，所产生的误差信号用来控制VCO的频率，使VCO的输出频率稳定在参考频率上，且具有与参考频率一样的频率稳定度。3．调测频率合成器输出本振信号波形1．测量频率合成器输出频率与分频比的关系2．测量频率锁定范围三、实验内

2、容三、实验原理本实验的本振频率合成是间接合成制除法降频，它的原理是：应用数字逻辑电路把VCO频率降低至鉴相器频率上，再与参考频率在鉴相电路中进行比较，所产生的误差信号用来控制VCO的频率，使之定在参考频率的稳定度上。其电路组成原理框图如图所示：晶振产生参考频率经固定分频得标准比较频率fR,送入鉴相器VCO输出的为本振信号频率。为获得稳定信号，从采用锁相环电路经可变分频得到一个与标准比较频率fR相近的信号频率fV,送入鉴相器鉴相器对两信号进行鉴相，如有相位误差，则输出误差电压。低通滤波器滤除鉴相器输出信号中的高频分量，得一控制电压，去调控

3、VCO的频率。经过锁相环路的控制，在环路锁定时，VCO的输出即可满足Fv=NfR的且具有与晶振相同稳定度的本振信号。本次实验电路的组成原理框图如图所示：由图可知，它采用的是Motolora公司的MCl45151P2CMOS大规模集成锁相频率合成器电路。其内部包括图中虚线部分，主要集成了：参考晶体振荡器与可选参考频率分频器/R；数字相位鉴相器A和B；14位可编程的除N计数器等三个部分。用户只需根据实际应用选择、设计合适的环路滤波器和压控振荡器，就可以组成一个完整的PLL频率合成电路。三、实验原理MC145151P2芯片说明：MC14515

4、1P2是一种并行输入可编程大规模PLL芯片，芯片内的参考分频器采用三位编码A0、A1、A2控制，可选择8中分频比。其封装与引脚排列如图所示,主要引脚功能。1#：fin-/N计数器的输入端，引入VCO信号5#、6#、7#：A0、A1、A2固定分频器控制端，除R值分别为8、128、256、512、1024、2048、4096和8192，分别对应RA2~RA0从000到111的8个状态共8种状态11#-20#、22#-25#：N0-N13可变分频器/N编程控制端，共14个，N0为最低位，N13为最高位，N的范围为0～16384。21#：T/R

5、收发附加频偏输入端。26#、27#：OSCin/OSCout端，参考晶体振荡器。4#：PDout端，鉴相器A的单端误差信号输出。8#、9#：鉴相器B的双端误差信号输出。2#：Vss，芯片负电源端，通常接地。3#：VDD，芯片正电源端，通常为3—9V。28#：LD锁定指示输出端，锁定时为1，失锁时为0。三、实验原理MC145151P2芯片构成频率合成器电路的设计：以MC145151-2为核心组成的频率合成器，其基本组成电路如图所示：三、实验原理设晶振频率为：fr=1024参考分频比为/RR=2048VCO本振频率为fvco设fvco=16

6、45514位可变分频器，其分频比N=0-16384则加到鉴相器的参考频率为:fR=fr/RfR=1024/204=5KHZ而加到鉴相器的本机VCO频率为:fv=fvco/Nfv=16455/3291=5KHZ当锁相环回路锁定时，应满足：fv=fR即fr/r=fvco/N则：fv=N*fR若已知晶振频率为10.24MHZ，固定分频比为（BA0/BA1/BA2为101）2048，则标准参考频率fr=10240/2048=5KHZ.即锁相环频率合成器输出频率间隔为：5KHZ所以，在满足锁相环路锁相的条件下,其锁相频合器输出的离散频率应为：fv

7、=N*fR三、实验原理MC145151P2实验电路：晶振产生参考频率10240KHZ参考频率固定分频R=1012048Fr=5K可编程分频器由S10、S11拨码开关调控，S11的‘1’是最低位，S10的‘6’是最高位。VCO的输出频率等于N乘以5KHz，拨动拨码开关的各位就改变了分频比N，也就改变了VCO输出的本振频率。N=0-16384压控振荡器VCO输出Fo=Nfr/R鉴相器fV输入VR18压控振荡器频率调节本实验电路主要由两部分构成：一是大规模PLL集成电路芯片MC145151-2，参考分频、鉴相、可变分频都集成在芯片里面二是锁相

8、环集成电路芯片74HC4046。这里只用VCOVR20移相网络调节，使波形不重叠和抖动VR21VCO输出电压幅度调节一、基本锁相频率合成器性能调测实验实验准备1.将开关S12拨向左端“ON”，即接通该模块中