第15讲 计数器.ppt

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1、数字电子技术基础第15讲主讲孙霞安徽理工大学电气工程系第七章常用时序逻辑功能器件7.1计数器7.2寄存器和移位寄存器7.1.1计数器的分类1.按进位模数来分所谓进位模，就是计数器所经历的独立状态总数，即进位制的数。①模2计数器：进位模为2n的计数器均称为模2计数器。其中n为触发器级数；②非模2计数器：进位模非2n，用得较多的如十进制计数器。2.按计数脉冲输入方式分①同步计数器：计数脉冲引至所有触发器的CP端，使应翻转的触发器同时翻转；②异步计数器：计数脉冲并不引至所有触发器的CP端，有的触发器的CP端，是其它触发器的输出，因此触发器不是同时动作。3.按计数增减趋势分①递增计数器：每来

2、一个计数脉冲，触发器组成的状态，就按二进制代码规律增加。这种计数器有时又称加法计数器。②递减计数器：每来一个计数脉冲，触发器组成的状态，按二进制代码规律减少。有时又称为减法计数器。③双向计数器：又称可逆计数器，计数规律可按递增规律，也可按递减规律，由控制端决定。4.按电路集成度分①小规模集成计数器：由若干个集成触发器和门电路，经外部连线构成具有计数功能的逻辑电路。②中规模集成计数器：一般用4个集成触发器和若干个门电路，经内部连接集成在一块硅片上，它是计数功能比较完善，并能进行功能扩展的逻辑部件。7.1.22n进制计数器组成规律1.2n进制同步加法计数器同步计数器其时钟端均接至同一个时

3、钟源CP，每一触发器在CP作用下同时翻转。最低位每来一个时钟脉冲就翻转一次，其它各位在其全部低位均为“1”时，低位向高位进位，在CP的作用下才翻转。用JK触发器实现，其各级J、K关系如下：以4位为例，其逻辑图如图7.1.1所示。图7.1.1同步4位二进制加法计数器2.2n进制同步减法计数器最低位触发器每来一个时钟脉冲就翻转一次，而高位触发器只有在全部低位为0时，低位需向高位借位时，在时钟脉冲的作用下才产生翻转。用JK触发器实现，其各级J、K关系如下：其逻辑图请读者自己画出。3.2n进制异步加法计数器每一级触发器均组成T′触发器，即Qn+1=，故JK触发器J=K=1;D触发器。最低位触

4、发器每来一个时钟脉冲翻转一次，低位由1→0时向高位产生进位，高位翻转。对下降沿触发的触发器，其高位的CP端应与其邻近低位的原码输出Q端相连，即CPm=Qm-1；对上升沿触发的触发器，其高位的CP端应与其邻近低位的反码输出端相连，即CPm=。以3位为例，其逻辑图和波形图如图7.1.2和图7.1.3所示。图7.1.23位二进制异步加法计数器的逻辑图和波形图(下降沿)图7.1.33位二进制异步加法计数器的逻辑图和波形图(上升沿)4.2n进制异步减法计数器每一级触发器仍组成T′触发器。最低位触发器每来一个时钟脉冲翻转一次，低位由1→0时向高位产生借位，高位翻转。对下降沿触发的触发器，其高位C

5、P端应与其邻近低位的反码端相连，即CPm=；对上升沿触发的触发器，其高位CP端应与其邻近低位的原码端Q相连，即CPm=Qm-1。以3位为例，其逻辑图和波形图如图7.1.4和图7.1.5所示。图7.1.43位二进制异步减法计数器逻辑图和波形图(下降沿)图7.1.53位二进制异步减法计数器逻辑图和波形图(上升沿)7.1.3集成计数器功能分析及其应用目前TTL和CMOS电路构成的中规模计数器品种较多，应用广泛。它们可分为异步、同步两大类，通常集成计数器为BCD码十进制计数器和4位二进制计数器。并且还可分为可逆计数器和不可逆计数器。另外按预置功能和清零功能还可分为同步预置、异步预置，同步清零

6、和异步清零。这些计数器功能比较完善，可以自扩展，通用性强。另外，还可以以计数器为核心器件，辅以其它组件实现时序电路的设计。下面将介绍常用集成计数器的功能及扩展应用。1.异步集成计数器74LS9074LS90异步式2-5-10进制计数器的内部逻辑图及新标准和过去的老符号如图7.1.6所示。它由4个JK触发器和2个与非门组成。由图可见它是两个独立的计数器。触发器A构成模2计数器，对CP1计数；触发器B、C、D组成异步模5计数器，对CP2计数。将这两个独立的计数器组合起来可组成一个十进制计数器。若将QA的输出接至CP2端，计数脉冲由CP1输入，则构成2×5的十进制计数器。该十进制计数器的状

7、态转换表如表7.1.1所示，状态QDQCQBQA输出8421BCD码。若将CP1接至QD的输出端，计数脉冲由CP2输入，则构成5×2十进制计数器。该十进制计数器的状态转换表如表7.1.2所示，其状态QAQDQCQB的输出是5421BCD码。最高位输出是对称的方波脉冲。连接关系如图7.1.7所示。表7.1.1状态转换表表7.1.2状态转换表74LS90的功能表如表7.1.3所示，具有如下功能：直接复零：当R0(1)、R0(2)全是高电平时，S9(1)、S9(