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1、CPLD技术基础——基于QuartusⅡ的FPGA/CPLD设计1、RS触发器功能描述:r为清零端，s为置数端，q和qn为输出端，qn为q取反。1、RS触发器真值表：输入输出rsqqn0101101011保持保持00不定不定1、RS触发器代码（1）：LIBRARYIEEE;USEieee.std_logic_1164.ALL;ENTITYtest22ISPORT(r,s:INstd_logic;q,qn:OUTstd_logic);ENDtest22;1、RS触发器代码（2）：ARCHITECTUREoneOFtest22ISsignalq_temp,qn_
2、temp:std_logic;beginPROCESS(r,s,q_temp,qn_temp)beginifr='0'ands='1'thenq_temp<='0';qn_temp<='1';elsifr='1'ands='0'thenq_temp<='1';qn_temp<='0';elsifr='1'ands='1'thenq_temp<=q_temp;qn_temp<=qn_temp;elsifr='0'ands='0'thennull;endif;endprocess;q<=q_temp;qn<=qn_temp;endone;2、JK触发器功能描述：
3、异步置位/复位控制端口的上升沿JK触发器，r为清零端，s为置数端，cp为时钟信号输入端，j和k为信号输入端，q和qn为输出端，qn为q取反。2、JK触发器真值表：输入输出cprsjkqqnX01XX01X10XX10X00XX状态不可用↑110101↑111010↑1111翻转翻转↑1100保持保持↓11XX保持保持2、JK触发器代码（1）：LIBRARYIEEE;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYtest23ISPORT(j,k,r,s,cp:INstd_logi
4、c;q,qn:OUTstd_logic);ENDtest23;ARCHITECTUREoneOFtest23ISsignalq_temp,qn_temp:std_logic;BEGINPROCESS(j,k,r,s,cp,q_temp,qn_temp)BEGIN2、JK触发器代码（2）：ifr='0'ands='1'thenq_temp<='0';qn_temp<='1';elsifr='1'ands='0'thenq_temp<='1';qn_temp<='0';elsifr='0'ands='0'thennull;elsifcp'eventandcp='
5、1'thenifj='0'andk='1'thenq_temp<='0';qn_temp<='1';elsifj='1'andk='0'thenq_temp<='1';qn_temp<='0';elsifj='1'andk='1'thenq_temp<=notq_temp;qn_temp<=notqn_temp;elsifj='0'andk='0'thenq_temp<=q_temp;qn_temp<=qn_temp;endif;endif;endprocess;q<=q_temp;qn<=qn_temp;endone;3、D触发器功能描述：上升沿触发D触发
6、器，r为清零端，s为置数端，cp为时钟信号输入端，d为信号输入端，q和qn为输出端，qn为q取反。3、D触发器真值表：输入输出cprsdqqnX01X01X10X10X00X状态不可用↑11001↑11110↓11X保持保持3、D触发器代码（1）：LIBRARYIEEE;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYtest24ISPORT(d,r,s,cp:INstd_logic;q,qn:OUTstd_logic);ENDtest24;ARCHITECTUREoneOFte
7、st24ISsignalq_temp,qn_temp:std_logic;BEGIN3、D触发器代码（2）：PROCESS(d,r,s,cp,q_temp,qn_temp)BEGINifr='0'ands='1'thenq_temp<='0';qn_temp<='1';elsifr='1'ands='0'thenq_temp<='1';qn_temp<='0';elsifr='0'ands='0'thennull;elsifcp'eventandcp='1'thenq_temp<=d;qn_temp<=notd;endif;endprocess;q<=q_t
8、emp;qn<=qn_temp;endone;4、T
