二、ARM体系结构.ppt

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1、ARM微处理器及其硬件体系结构1.1硬件基础1、冯·诺依曼体系结构模型指令寄存器控制器数据通道输入输出中央处理器存储器程序指令0指令1指令2指令3指令4数据数据0数据1数据22、冯·诺依曼体系的特点1）数据与指令都存储在存储器中2）被大多数计算机所采用3）ARM7——冯诺依曼体系3、哈佛体系结构指令寄存器控制器数据通道输入输出中央处理器程序存储器指令0指令1指令2数据存储器数据0数据1数据2地址指令地址数据4、哈佛体系结构的特点1）程序存储器与数据存储器分开2）提供了较大的数存储器带宽3）适合于数字信号处理4

2、）大多数DSP都是哈佛结构5）ARM9是哈佛结构5、CISC：复杂指令集（ComplexInstructionSetComputer）具有大量的指令和寻址方式8/2原则：80%的程序只使用20%的指令大多数程序只使用少量的指令就能够运行。6、RISC：精简指令集（ReducedInstructionSetComputer)在通道中只包含最有用的指令确保数据通道快速执行每一条指令使CPU硬件结构设计变得更为简单为增加处理器指令流的速度，ARM7系列使用3级流水线.允许多个操作同时处理，而非顺序执行。Decode

3、FetchExecute从存储器中读取指令解码指令中用到的寄存器寄存器读（从寄存器Bank）移位及ALU操作寄存器写（到寄存器Bank）PCPCPC-4PC-2PC-8PC-4ARMThumb！！！！PC指向正被取指的指令，而非正在执行的指令！！7、流水线技术：几个指令可以并行执行提高了CPU的运行效率内部信息流要求通畅流动该例中用6个时钟周期执行了6条指令所有的操作都在寄存器中（单周期执行）指令周期数(CPI)=1CycleOperationADDSUBORRANDEORORR123456789FDEFDE

4、FEFDEFDEDFDEWF–取指D–解码E–执行M8、最佳流水线9、超标量执行超标量CPU采用多条流水线结构执行1预取指令CACHE译码2译码1执行2执行1预取译码2译码1执行2流水线1流水线2数据10、高速缓存（CACHE）1、为什么采用高速缓存微处理器的时钟频率比内存速度提高快得多，高速缓存可以提高内存的平均性能。2、高速缓存的工作原理高速缓存是一种小型、快速的存储器，它保存部分主存内容的拷贝。CPU高速缓存控制器CACHE主存数据数据地址11、总线和总线桥CPU低速设备桥数据高速总线存储器高速设备高速

5、设备低速总线12、存储器系统RAM：随机存取存储器SRAM：静态随机存储器DRAM：动态随机存储器1）SRAM比DRAM快2）SRAM比DRAM耗电多3）DRAM存储密度比SRAM高得多4）DRAM需要周期性刷新ROM：只读存储器FLASH：闪存CSR/WAddrDataSRAMCSR/WCASDataRASAddrDRAM1.2ARM7处理器内核ARM7TDMI特性3级流水线冯.诺依曼架构CPI(CyclePerInstruction)约为1.9T-Thumb架构扩展,提供两个独立指令集：ARM指令，均为3

6、2位Thumb指令，均为16位D-内核具有Debug扩展结构M–增强乘法器(32x8)支持64位结果.I-EmbeddedICE逻辑1、ARM7TDMI处理器1.3ARM架构1、数据和指令类型ARM采用的是32位架构.ARM约定:Byte：8bitsHalfword：16bits(2byte)Word:32bits(4byte)大部分ARMcore提供：ARM指令集（32-bit）Thumb指令集（16-bit）Jazellecores支持Javabytecode2、处理器工作模式（ARM有7个）User(用

7、户模式):非特权模式，大部分任务执行在这种模式FIQ(快速中断模式):高优先级（fast)中断产生时将会进入这种模式IRQ(中断模式):低优先级（normal)中断产生时将会进入这种模式Supervisor(管理员模式):当复位或软中断指令执行时将会进入这种模式Abort(中止模式):当存取（数据和指令）异常时将会进入这种模式Undef(未定义模式):当执行未定义指令时会进入这种模式System(系统模式):使用和User模式相同寄存器集的特权模式特权模式=异常模式+System异常模式3、ARM寄存器(37

8、)USRr0r1r2r3r4r5r6r7r8r9r10r11r12r15(pc)cpsrr13(sp)r14(lr)当前可见寄存器spsrr13(sp)r14(lr)spsrr13(sp)r14(lr)spsrr13(sp)r14(lr)spsrr8r9r10r11r12r13(sp)r14(lr)spsr备用寄存器ABORTFIQIRQSVCUndefr13(sp)r14(lr)30个通用32位寄