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1、延时的优化反相器链的延时优化逻辑门的延时优化方法——逻辑功效本章参考书JanM.Rabaeyetal.，DigitalIntegratedCircuit：ADesignPerspective，2rdEdition，AnanthaChandrakasan，BorivojeNikolic，2003.Chapters7。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第7章。JohnP.Uyemura,IntroductiontoVLSICircuitsandSys
2、tems,JohnWiley&Sons,Inc.,2002.Chapters11.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第8章。延时估算方式时序分析器或电路模拟器精确但只能告诉我们某个特定电路速度有多快，不能解决如何改进电路使其速度更快等设计者感兴趣的问题简单的模型估计快速估算延时时间发现延时的来源，并找出缩短延时的办法延时估算数字电路的性能指标之一是电路的工作频率关键路径（CriticalPath）：需要关注其时序细节的路径关键路径受四个主要设计层次的影响
3、体系结构逻辑级电路级版图级四个优化层次（I）体系结构：最有效的性能调节杠杆要求设计者对实现某种功能的算法和目标工艺都有充分的认识：一个时钟周期包含的门延迟的级数、加法操作的速度、存储器访问速度、信号在连线上传输时所需的时间在微结构级权衡设计的因素包括流水线的级数、执行单元的数量、存储器的容量等四个优化层次（II）逻辑级：需要权衡的因素：模块的类型（行波进位与超前进位加法器的选择）、时钟周期内的逻辑门的级数、逻辑门的扇入和扇出从功能到逻辑门和寄存器的转换可以凭借经验、根据实验或逻辑综合来完成没有哪
4、种精巧的逻辑设计可以克服糟糕的微结构设计而造成的影响四个优化层次（III）电路级选择不同尺寸的晶体管使用其他风格的CMOS逻辑四个优化层次（IV）版图级好的布局规划（可以手工或者自动完成）决定了对延时起主导作用的互连线的长度对特定的单元进行调节可以减少器件的寄生电容本部分的内容重点在于介绍如何通过选择逻辑的级数、晶体管的尺寸来对逻辑和电路进行性能优化本征电容和外部电容反相器链的延时优化本征延时与外部延时1.反相器的本征延时tp0与门的尺寸无关，而只取决于工艺以及版图。2.使S无穷大将达到最大的性
5、能改善，因为消除了任何外部负载的影响，使延时减小到只有本征延时。DeviceSizing(forfixedload)Self-loadingeffect:Intrinsiccapacitancesdominate反相器链的尺寸有效扇出输入栅电容与本征输出电容的关系：外部负载电容即为下一级反相器的输入电容，并与尺寸成正比。f为等效扇出，反相器的延时：反相器链CLIfCLisgiven:（如果给定CL）Howmanystagesareneededtominimizethedelay?（需要多少级逻辑
6、可以使延时最小？）Howtosizetheinverters?（反相器之间的大小关系怎样？）Mayneedsomeadditionalconstraints.InOutApplytoInverterChainCLInOut12Ntp=tp1+tp2+…+tpNOptimalTaperingforGivenNDelayequationhasN-1unknowns,Cgin,2–Cgin,NMinimizethedelay,findN-1partialderivativesResult:Cgin,j
7、+1/Cgin,j=Cgin,j/Cgin,j-1Sizeofeachstageisthegeometricmeanoftwoneighborseachstagehasthesameeffectivefanout(Cout/Cin)eachstagehasthesamedelayN－1个未知数：Cg,2,…,Cg,N为了得到最小延时，通过求N－1次偏微分，并都等于0每个反相器的最优尺寸是与它相临的两个反相器尺寸的几何平均数优化的延时和门的级数当Cg1和CL已知时，则存在以下关系：反相器链的最小延
8、时：尺寸系数即等效扇出为:CLInOut12NExampleCL=8C1InOutC11ff2CL/C1hastobeevenlydistributedacrossN=3stages:OptimumNumberofStagesForagivenload,CLandgiveninputcapacitanceCinFindoptimalsizingfForg=0,N=lnFOptimumEffectiveFanoutfOptimumfforgivenprocessdefinedbygfopt=3.6
