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时间:2019-10-31
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1、9实训6:LED数码管驱动电路设计与实现项目编号ItemNo.06项目名称ItemLED数码管驱动电路设计训练对象Class微电子技术专业学时Time4课程名称Course可编程逻辑器件应用教材TextbookCPLD/FPGA应用技术目的Objective1.熟练使用QuartusII,掌握整个CPLD/FPGA开发流程;2.掌握LED数码管静态显示的VerilogHDL设计方法;3.掌握LED数码管动态显示的VerilogHDL设计方法实训2LED数码管驱动电路设计与实现一、实训设备、工具与要求1.实训设备、工具PC电脑、FPGA开发系统、QuartusII
2、应用软件。2.实训要求⑴每位学生独立完成项目的制作并撰写实训报告;⑵项目制作完成后由制作者按“验收标准”测试功能与参数,指导教师验收并登记成绩;⑶项目经指导教师验收后,由学生将全部实验设备整理后交指导教师验收并登记;⑷实训结束后1周内交实训报告。二、实训涉及的基本知识1.请画出七段LED数码管显示电路的输入输出结构七段LED数码管显示电路in0in1in2in3abcdefgabcdefgdp2.列表描述共阴七段数码显示电路的输入输出关系和显示结果?七段数码管显示电路输入七段数码管显示电路输出LED显示字形in3in2in1in0gfedcba000001111
3、1109实训6:LED数码管驱动电路设计与实现000100001101001010110112001110011113010011001104010111011015011011111006011100001117100011111118100111001119三、实训综合电路(七段译码器电路框图)动态显示电路框图:模10计数单个数码管显示电路框图:四、实训步骤1.阅读AlteraCyclongII开发系统用户手册,画出七段数码管的电路图和连接引脚。信号clkrstled[6]led[5]led[4]led[3]led[2]led[1]led[0]scan[3]
4、scan[2]scan[1]scan[0]引脚89907374758385868797100102104值868773747515381828396981001022.设计应用工程,将十进制的0-9的BCD码转换成七段数码管的显示码(组合逻辑电路)七段LED数码管显示电路的Verilog代码:moduleqiduan_0(cnt,led);input[3:0]cnt;9实训6:LED数码管驱动电路设计与实现output[6:0]led;reg[6:0]led;always@(cnt)begincase(cnt)4'b0001:led=7'b0000110;4'b
5、0010:led=7'b1011011;4'b0011:led=7'b1001111;4'b0100:led=7'b1100110;4'b0101:led=7'b1101101;4'b0110:led=7'b1111100;4'b0111:led=7'b0000111;4'b1000:led=7'b1111111;4'b1001:led=7'b1101111;4'b1010:led=7'b1110111;default:led=7'b0111111;endcaseendendmodule七段LED数码管显示电路仿真波形图:3.设计应用工程,四个数码管依次静态显示
6、“1”、“2”、“3”、“4”;moduleled_1(a,led);input[1:0]a;output[10:0]led;reg[10:0]led;always@(a)beginif(a==2'b00)led<=11'b00010000110;elseif(a==2'b01)led<=11'b00101011011;9实训6:LED数码管驱动电路设计与实现elseif(a==2'b10)led<=11'b01001001111;elseled<=11'b10001100110;endendmodule4.设计应用工程,单个数码管完成从模10计数功能;分频器:
7、modulefenpin25(clk,rst,clk_1hz);inputclk;inputrst;outputclk_1hz;regclk_1hz;reg[23:0]cnt;always@(posedgeclkorposedgerst)beginif(rst==1'b1)cnt<=24'd0;elseif(cnt==13107119)begincnt<=24'd0;clk_1hz<=~clk_1hz;endelsecnt<=cnt+1;endendmodule十进制计数器:modulecnt10(rst,clk,cnt);9实训6:LED数码管驱动电路设计与实
8、现inputrst,cl
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