FPGA——Verilog时序电路实验报告

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1、Verilog设计实验报告唐睿电子工程201130120006211武汉大学电工电子实验教学示范中心集成电路设计实验实验报告:学院：电子信息学院专业：电子信息工程2014年5月7日实验名称时序逻辑电路基础指导教师曹华伟姓名唐睿年级2011级学号2011301200062成绩一、预习部分1．实验目的（预期成果）2．实验基本原理（概要）3．主要仪器设备（实验条件，含必要的元器件、工具）1).实验目的1.掌握时序逻辑电路的实现方法；2.了解时序电路的仿真与测试；3.熟悉并理解硬件描述语言；4.用硬件描述语言实现基本时序电路基础的电路

2、；5.在DE2-115开发板中验证并测试其时序逻辑电路功能是否实现。2).实验基本原理1.D触发器工作原理：SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时(SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端D为何种状态，都会使Q=1，Q非=0，即触发器置1；当SD=0且RD=1(SD的非为1，RD的非为0）时，Q=0，Q非=1，触发器置0,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。2.时序

3、逻辑电路(SequentialLogicCircuit)输出不仅取决于当前输入信号，而且取决于电路之前所处的状态。基本的时序电路单元有触发器（D、JK、T等触发器）、锁存器、计数器等。3.VHDL中，主要程序分析，时序电路通过process(clk)和ifclk’eventandclk=‘1’then边沿检测语句实现触发器风格的电路；具有非完分支的if、case语句形成锁存器电路。例如：process（clk）begin――D触发器if(clk’eventandclk=‘1’)then11q<=d;endif;endproce

4、ss;process(g,d)begin――锁存器ifg=1thenq<=d;endif;endprocess;VerilogHDL中，时序电路通过always块语句和@(posedgeclk)或@(negedgeclk)边沿条件方式实现，例如：always@(posedgeclk)//二分频器beginif(!Rst)clk_out=0;elseclk_out=~clk_out;end3.实验设备与软件平台DE2-115实验板，QuartusIIv5.0，微型计算机,。二、实验操作部分1．实验数据、表格及数据处理（综合结果概

5、要、仿真波形图、时序分析结果、signalTAPII结果等）2．实验操作过程（可用图表示）3．结论111.实验数据、表格及数据处理(1)触发器的设计硬件描述语言实现D触发器,D触发器是一种常见的边沿型存储器件1.1）如图1-1D触发器的原理图：图1-11.2）D触发器时序图1.3）D触发器真值表数据输入始终输入数据输出DCLKQ（n+1）X0不变X1不变0~01~1111.4）仿真预测：输入一组波形，当且仅当CLK为上升沿的时候，Q输出D的值；否则，Q保持原值不变。仿真波形如图1-2所示：图1-2结论：仿真的结果与仿真预测一致

6、。1.5）硬件测试我们通过将输出Q设为LEDR1，按键1为D，按键2为CLK。程序下载完成后测试结果与预期结果相同。(2)锁存器的设计锁存器是电平敏感的存储器件，它们的行为一般由系统时钟控制。系统时钟连接到选通输入G，当选通输入有效时(高电平或低电平)，锁存器的输出Q随着输入D来变化――这是D的组合函数，当选通输入无效时，Q输出D前一次的输入值。2.1）如图1-1D锁存器的原理图：图2-12.2）D锁存器真值表时钟数据输出CLKDQXYZ111100110XQ2.3）仿真预测：输入一组波形，当且仅当CLK为上升沿的时候，Q输出

7、D的值；否则，Q保持原值不变。仿真波形如图1-2所示：图2-2结论：仿真的结果与仿真预测一致。2.3）硬件测试我们通过将输出Q设为为LEDG1，按键1为D，按键2为CLK。程序下载完成后测试结果与预期结果相同。(3)6位加法计数计数器的设计计数器是数字电路中常用的时序电路，它不仅可以计数还能用于分频、定时等。按照触发器翻拍的次序可分为同步计数器何异步计数器。按照计数的增减可分为加、减和可逆计数器，按照编码方式可分为二进制和二-十进制计数器.3.1）如图3-16位加法计数计数器的原理图：图3-13.2)六位二进制加减计数器真值表

8、输入端输出端11CLRUPDnCLKQfQeQdQcQbQa1XX00000001^计数器加一00^计数器减一3.3）仿真波形如图3-2所示：图3-2结论：仿真的结果与仿真预测一致。2.实验操作过程：D触发器和锁存器验证可以选择电路模式一，使用按键8和7以及发光二极管D8。由