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1、采用等精度测频原理的数字频率计设计一、实验目的1.了解等精度测频的方法和原理。2.学握如何在EPGA内部设计多种功能模块。3.学握VHDL在测量模块设计方面的技巧。二、硬件要求1.主芯片FPGAEP1K10TC100—3o2.时钟源。3.拨码开关。4.数码管。三、预备知识1.等精度测量频率的原理。2.硬件描述语言。四、实验原理频率是周期性信号在单位时间(Is)内变化的次数。若在一定时间间隔7(也称闸门时间)内测得这个周期性信号的重复变化次数为N,则其频率可表示为f=N/T.由该表示式可以看到，若时间间隔卩取Is,则尸由于闸门的起始和结束的时刻对于信号来说是随机的，将会有一个脉冲周期的量化误差。
2、进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx,当测量时间为T=ls时，测量准确度为§二Tx/T二1/Fx。由此可知这种直接测频法的测量准确度与被测信号的频率有关，当待测信号频率较高时，测暈准确度也较高，反Z测量准确度较低。因此，这种直接测频法只适合测暈频率较高的信号，不能满足在整个测量频段内的测量精度保持不变的要求。若要得到在整个测量频段内的测量精度保持不变的要求，应该考虑待精度频率测量等其它方法。等精度频率测频的实现框图如下。图1等精度测频实现框图所谓等精度是指该频率计在所测量的整个频段内部，均可实现相同精度的测量，即测量精度与频率无关。上图屮预置门信号通常为1S。其内部包括一
3、个同步门电路，用来实现被测频标与被测频率的同步，提高测量精度，减少基本误差。该部分与清零脉冲协调工作用来控制两个计数器的启动脉冲。计数器1和计数器2分别用来给频标和被测数字脉冲计数,设在同步门控制结束时计数器1计数N1,计数器2计数N2,假设频标频率为F1,被测频率位Fx,则可写出公式：Fx/N2=F1/Nl；（1）Fx=（Fl/Nl）*N2（2）由上两式可以得出如下结论：1.相对测量误差与频率无关；2.提咼频标频率，可以增大N1,减少测量误差，提咼测量精度；3.选用高稳定度的晶振，可提高测量精度；4.等精度测频方法测量精度与预置门宽度无关，与被测信号无关。在该电路屮，为了确保频标计数与被测频
4、率完全同步（即被测频率的上升沿开始计数，Is以后，被测频率的下跳沿停止计数），同步门必须由被测信号来控制。测频时，闸门时间固定为Is,闸门信号是一个0.5Hz的方波，在闸门有效（高电平）期间，对输入的脉冲进行计数，在闸门信号的下降沿时刻，锁存当前的计数值，并且清零所有的频率计数器。由于闸门时间是Is（0.5Hz方波），所以显示的频率是Is钟更新一次，且显示的内容是闸门H降沿时锁存的值o由于闸门时间设定为Is,因此这种频率计仅能测出频率大于或者等于1Hz的情况，且频率越高，精度也越高。实际应用中，频率计的闸门时间是个可变量，当待测频率小于1Hz时，闸门时间就要适当放大。在设计频率计的时候，八个七
5、段码管最多可以显示99,999,999Hz,因此在设计时用八个4位二进制码（BCD码）來表示，另外还必须有同样的八个4位二进制码來对输入的频率进行计数，在闸门下降沿的时候，将后者的值锁存到寄存器中。其信号的时序关系如下图2所示：p-1秒Tp-］秒Tihz~iiiiiiir时钟FNI允许计数
6、停止计数
7、允许计数
8、CLR
9、清零
10、
11、清零loadI
12、上升沿锁存
13、「图2控制信号时序关系五、实验内容木实验要完成的任务就是设计一个等精度频率计，需采用直接测频法对待测信号和频标分别进行频率测量，然后依照公式（2）进行计算处理。采用直接测频法进行频率测量时，闸门时间为Is（通过对系统时钟进行分频得到），在闸门为
14、高电平期间，对输入的频率进行计数，当闸门变低的时候，记录当前的频率值，并将频率计数器清零，频率的显示每过2秒刷新一次。被测频率通过一个拨动开关来选择是使用系统中的数字时蚀源模块的时蚀信号还是从外部输入数字信号进行频率测量。当拨动开关为高电平时，测量从外部输入的数字信号，否则测量系统数字时钟信号模块的数字信号。直接测频的实现框图如下：图3直接测频实现框图其中,系统时钟为24MHZ。一、调试后程序代码1、二选一开关libraryieee;useieee.std_logic_1164.all;entityse!2isport(a,b,s:instd」ogic;c:outstd_logic);ende
15、ntity;architecturebehaveofsel2isbeginc<=(aands)or(band(nots));endbehave;2、系统时钟的24分频(产生1MHZ的时钟信号)libraryieee;useieee.std」ogic_1164.all;useieee.std_logic_unsigned.all;entitypinlmhz_lisport(clkin:instd_l
