深入理解阻塞和非阻塞赋值

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1、深入理解阻塞和非阻塞赋值的不同概述1、阻塞赋值对应的电路往往与触发沿没有关系,只与输入电平的变化有关系。阻塞赋值符号:=2非阻塞赋值对应的电路结构往往与触发沿有关系，只有在触发沿时才有可能发生赋值的情况。非阻塞赋值符号:<=阻塞赋值和非阻塞赋值阻塞(Blocking)赋值方式“=”，如b=a;赋值语句执行完后,块才结束。b的值在赋值语句执行完后立刻就改变的。非阻塞(Non_Blocking)赋值方式“<＝”，如b<=a;块结束后才完成赋值操作。b的值并不是立刻就改变的。这是一种比较常用的赋值方法（特别在编写可综合时序模块时）。阻塞赋值阻塞赋值

2、操作符用等号(即=)表示。阻塞赋值时先计算等号右手方向（RHS）部分的值，这时赋值语句不允许任何别的语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻，它才允许别的赋值语句的执行。一般可综合的阻塞赋值操作在RHS不能设定有延迟，(即使是零延迟也不允许)。若在RHS加上延迟，则在延迟期间会阻止赋值语句的执行,延迟后才执行赋值，这种赋值语句是不可综合的，在需要综合的模块设计中不可使用这种风格的代码。阻塞赋值的执行可以认为是只有一个步骤的操作：所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前

3、一句赋值语句结束后再开始赋值的。非阻塞赋值非阻塞赋值操作符用小于等于号(即<=)表示。在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值的操作可以看作为两个步骤的过程：1)在赋值时刻开始时，计算非阻塞赋值RHS表达式。2)在赋值时刻结束时，更新非阻塞赋值LHS表达式。非阻塞赋值操作只能用于对寄存器类型变

4、量进行赋值，因此只能用在“initial”块和“always”块等过程块中。非阻塞赋值不允许用于连续赋值。难点1何时使用非阻塞赋值，何时使用阻塞赋值才能设计出符合要求的电路。2在可综合风格的Verilog模块的设计中，为什么还要用非阻塞赋值，以及符合IEEE标准的Verilog仿真器究竟如何来处理非阻塞赋值的仿真。本小节明确地提出可综合的Verilog模块编程在使用赋值操作时应注意的要点，按照这些要点来编写代码就可以避免在Verilog仿真时出现冒险和竞争的现象非阻塞赋初值导致错误阻塞赋初值正确综合后波形对比仿真波形对比要点1在描述组合逻辑的

5、always块中用阻塞赋值，则综合成组合逻辑的电路结构。2在描述时序逻辑的always块中用非阻塞赋值，则综合成时序逻辑的电路结构。RHS–方程式右手方向的表达式或变量可分别缩写为：RHS表达式或RHS变量。LHS–方程式左手方向的表达式或变量可分别缩写为：LHS表达式或LHS变量。深入理解阻塞的概念阻塞赋值的执行可以认为是只有一个步骤的操作：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再开始赋值的。如

6、果在一个过程块中阻塞赋值的RHS变量正好是另一个过程块中阻塞赋值的LHS变量，这两个过程块又用同一个时钟沿触发，这时阻塞赋值操作会出现问题，即如果阻塞赋值的次序安排不好，就会出现竞争。若这两个阻塞赋值操作用同一个时钟沿触发，则执行的次序是无法确定的。深入理解非阻塞的概念非阻塞赋值的操作可以看作为两个步骤的过程：1在赋值时刻开始时，计算非阻塞赋值RHS表达式。2在赋值时刻结束时，更新非阻塞赋值LHS表达式。非阻塞赋值操作只能用于对寄存器类型变量进行赋值，因此只能用在“initial”块和“always”块等过程块中。非阻塞赋值不允许用于连续赋值

7、。阻塞赋值项目例1例2描述wireck;reg[7:0]a,b,c,d;always@(posedgeck)begin　　　　c=b;　　b=a;a=d;　end[代入前的初始值]　a=5;　　c=10;　b=3;　　d=2;wireck;reg[7:0]a,b,c,　always@(posedgeck)begina=d;　//不同处c=b;　　b=a;　end[代入前的初始值]　a=5;　　c=10;　b=3;　　d=2;运算结果a=2;　　c=3;b=5;　　d=2;a=2;　　c=3;b=2;d=2;非阻塞

8、赋值项目例1例2描述wireck;reg[7:0]a,b,c,d;　always@(posedgeck)begin　　　　c〈=b;　　b〈=a;a〈=d;