精讲阻塞赋值非阻塞赋值

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1、所谓阻塞赋值"="和非阻塞赋值"<="的的区别在于"="是直接赋值。常见于组合逻辑当C=B;B=A;这种情况下，在一个时钟周期里，B和C可以同时等于A；也就是说这时候B的原始数据将会丢失。而<=是非阻塞赋值。常见于时序逻辑，也就是与CLK有关的always块里,当C<=B;B<=A;此时C得到A的值需要两个时钟周期来完成，也就是第一个时钟周期A的值赋给B，第二个周期B赋给C。也就是说B的原始数据在第一个时钟周期会保留在C中。B非瞬间丢失。所以阻塞可以理解成瞬间丢失；而非阻塞即可以理解成非瞬间丢失。简单的就是阻塞理解成丢失。非阻塞理解成非丢失。看下面两

2、个程序：1．moduletop(clk,a,c);inputa,clk;outputc;regc,b;always@(posedgeclk)beginb<=a;c<=b;endendmodule2．moduletop(clk,a,c);inputa,clk;outputc;regc,b;always@(posedgeclk)beginb=a;c=b;endendmodule第一个程序用的是非阻塞赋值，对其生成模块如下：clk信号的上升沿到来时，b就等于a，c就等于b，这里应该用到了两个触发器。请注意：赋值是在"always"块结束后执行的，c应为原来

3、b的值。(这里的理解是,在第一拍时钟下,第二个触发器不可能取到a值作为输入的D端，若采到即保持时间违例。)第二个程序用的是阻塞赋值，对其生成模块如下：clk信号的上升沿到来时，将发生如下的变化：b马上取a的值，c马上取b的值(即等于a)，生成的电路图如下所示只用了一个触发器来寄存器a的值，又输出给b和c。下面从功能和执行时间上对其进行分析：阻塞赋值操作符用等号(即=)表示。为什么称这种赋值为阻塞赋值呢？这是因为在赋值时先计算等号右手方向（RHS）部分的值，这时赋值语句不允许任何别的Verilog语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给LH

4、S的时刻，它才允许别的赋值语句的执行。一般可综合的阻塞赋值操作在RHS不能设定有延迟，(即使是零延迟也不允许)。从理论上讲，它与后面的赋值语句只有概念上的先后，而无实质上的延迟。阻塞赋值的执行可以认为是只有一个步骤的操作：计算RHS并更新LHS，此时不能允许有来自任何其他Verilog语句的干扰。所谓阻塞的概念是指在同一个always块中，其后面的赋值语句从概念上（即使不设定延迟）是在前一句赋值语句结束后再开始赋值的。非阻塞赋值操作符用小于等于号(即<=)表示。为什么称这种赋值为非阻塞赋值？这是因为在赋值操作时刻开始时计算非阻塞赋值符的RHS表达式，

5、赋值操作时刻结束时更新LHS。在计算非阻塞赋值的RHS表达式和更新LHS期间，其他的Verilog语句，包括其他的Verilog非阻塞赋值语句都能同时计算RHS表达式和更新LHS。非阻塞赋值允许其他的Verilog语句同时进行操作。非阻塞赋值的操作可以看作为两个步骤的过程：1)在赋值时刻开始时，计算非阻塞赋值RHS表达式。2)在赋值时刻结束时，更新非阻塞赋值LHS表达式。非阻塞赋值操作只能用于对寄存器类型变量进行赋值，因此只能用在"initial"块和"always"块等过程块中。非阻塞赋值不允许用于连续赋值。在编程时应该注意以下问题：1)时序电路建

6、模时，用非阻塞赋值。2)锁存器电路建模时，用非阻塞赋值。3)用always块建立组合逻辑模型时，用阻塞赋值。4)在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。1)在同一个always块中不要既用非阻塞赋值又用阻塞赋值。2)不要在一个以上的always块中为同一个变量赋值。3)用$strobe系统任务来显示用非阻塞赋值的变量值。4)在赋值时不要使用#0延迟。