FPGA设计中跨时钟域信号同步方法

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1、第４４卷第４期航空计算技术Ｖｏｌ．４４Ｎｏ．４２０１４年７月ＡｅｒｏｎａｕｔｉｃａｌＣｏｍｐｕｔｉｎｇＴｅｃｈｎｉｑｕｅＪｕｌ．２０１４ＦＰＧＡ设计中跨时钟域信号同步方法邹晨（中航工业西安航空计算技术研究所，陕西西安７１００６８）摘要：随着ＦＰＧＡ系统设计的复杂化，系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中，因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题。尽管跨时钟域的同步问题并不属于ＦＰＧＡ系统设计领域的新问题，但是随着多时钟域系统的常见化和复杂化，使得跨时钟域同步这一要求具备了新的重要意义。在对跨时钟域设计中容易出现的亚稳态现象及其

2、造成的影响进行简要概述与分析的基础上，为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度，提出了四种跨时钟域同步的解决方案，较为详细地阐述了设计方案，对设计进行了评估与分析，并给出了优化设计。关键词：ＦＰＧＡ；跨时钟域；同步；亚稳态中图分类号：ＴＰ３３１．２文献标识码：Ａ文章编号：１６７１桘６５４Ｘ（２０１４）０４桘０１３１桘０４MethodofSignalSynchronizationofCross桘ClockDomaininDesignofFPGAＺＯＵＣｈｅｎ（Xi′anAeronauticsComputingTechniqueResearchInstitute，AVIC，Xi′

3、an７１００６８，China）Abstract：ＷｉｔｈｔｈｅｃｏｍｐｌｉｃａｔｉｏｎｏｆＦＰＧＡｄｅｓｉｇｎ，ｔｈｅｄｉｆｆｅｒｅｎｔｍｏｄｕｌｅｓｉｎｔｈｅｄｅｓｉｇｎａｌｗａｙｓｗｏｒｋｉｎｔｈｅａｓｙｎｃｈｒｏｎｏｕｓｃｌｏｃｋｄｏｍａｉｎｓ．Ｓｏｔｈｅｃｏｒｅｍｏｄｕｌｅｉｎｔｈｅｓｙｓｔｅｍｈａｓｔｈｅｐｒｏｂｌｅｍｏｆｃｒｏｓｓ桘ｃｌｏｃｋｄｏｍａｉｎｗｈｅｎｃｏｍｍｕｎｉｃａｔｉｎｇｗｉｔｈｏｔｈｅｒｍｏｄｕｌｅｓ．Ｔｈｅｃｒｏｓｓ桘ｃｌｏｃｋｄｏｍａｉｎｄｅｓｉｇｎｂｅｃｏｍｅｓｍｏｒｅａｎｄｍｏｒｅｉｍｐｏｒ-ｔａｎｔｗｉｔｈｃｏｍｐｌｉｃａｔｉｏｎｏｆｔｈｅｄｅｓｉｇｎ

4、．Ｔｈｅｐａｐｅｒｆｉｒｓｔｌｙｉｎｔｒｏｄｕｃｅｓｓｏｍｅｂａｓｉｃｃｏｎｃｅｐｔｓａｎｄｅｌｅｍｅｎｔｓｏｆｔｈｅｍｅｔａｓｔａｂｌｅｓｔａｔｅｏｃｃｕｒｒｅｄｉｎｔｈｅｃｒｏｓｓ桘ｃｌｏｃｋｄｏｍａｉｎｄｅｓｉｇｎａｎｄｉｔｓｉｎｆｅｃｔｉｏｎ．Ｉｎｏｒｄｅｒｔｏｒｅｄｕｃｅｔｈｅｐｒｏｂａ-ｂｉｌｉｔｙｏｆｔｈｅｍｅｔａｓｔａｂｌｅｓｔａｔｅ，ｔｈｉｓｐａｐｅｒｐｒｅｓｅｎｔｓｆｏｕｒＦＰＧＡ桘ｂａｓｅｄｓｙｎｃｈｒｏｎｏｕｓｕｎｉｔｓｉｎｄｅｔａｉｌａｎｄｍａｋｅｓｓｏｍｅｄｉｓｃｕｓｓｏｎｔｈｅｍｅｎｄｏｆｔｈｅｄｅｓｉｇｎ．Ｔｈｅｐｅｒｆｏｒｍａｎｃｅｓａｎａｌｙｓｉｓ，ｓｉｍ

5、ｕｌａｔｉｏｎａｎｄｓｙｎｔｈｅｓｉｓｒｅｓｕｌｔｉｓｇｉｖ-ｅｎａｔｔｈｅｅｎｄｏｆｔｈｉｓｐａｐｅｒ．Keywords：ＦＰＧＡ；ｃｒｏｓｓ桘ｃｌｏｃｋｄｏｍａｉｎ；ｓｙｎｃｈｒｏｎｏｕｓｕｎｉｔｓ；ｍｅｔａｓｔａｂｌｅｓｔａｔｅ引言和信号保持与其驱动时钟同步。尽管跨时钟域的同步问题并不属于ＦＰＧＡ系统设计领域的新问题，但是随随着现代工艺的进步，现在的ＦＰＧＡ集成度得到着多时钟域系统越来越常见和复杂化，使得跨时钟域了明显的提高，然而随着系统的复杂化，系统内部的各［３］同步这一要求具备了新的重要意义。个功能模块往往需要工作在不同频率的异步时钟域中，同时系统内核心功能模块与外设的通信设计无法

6、［１］１亚稳态避免地会涉及到跨时钟域数据传递的问题。由于跨时钟的异步系统内含有多个时钟源，它们存在频率和在数字电路中，触发器是一种很常用的器件。对相位的差异，当它们用做寄存器的输入时钟时，就可能于任意一个触发器而言，都具备“建立时间”（Ｓｅｔｕｐ［４］违背建立时间和保持时间的要求，出现亚稳态的现ｔｉｍｅ）和“保持时间”（Ｈｏｌｄｔｉｍｅ）两个参数。“建立［２］象。亚稳态的产生可能导致系统的运行错误甚至会时间”是指在时钟沿到来之前，触发器输入信号必须保导致系统无法正常运行。持稳定的时间。“保持时间”则是指在时钟沿之后，信为了确保拥有多个异步时钟域的ＦＰＧＡ逻辑系统号必须保持稳定的时间。也就是说

7、，要使一个信号正能够可靠运行，必须使这些跨越了多个时钟域的数据确打入某个触发器，则这个信号就必须遵守“建立时收稿日期：２０１４－０６－０６修订日期：２０１４－０６－２３基金项目：装备预研共用技术基金项目资助（９１４０Ａ１６０１０３１１ＨＫ６１０１）作者简介：邹晨（１９８７－），男，江苏南通人，硕士研究生，主要研究方向为计算机系统结构。·１３２·航空计算技术第４４卷第４期间”与“保持时间”的规则，如果输入信号不