跨时钟域信号同步方法6种

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1、实用文案跨时钟域信号同步方法6种ASIC中心1引言   基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。2异步设计中的亚稳态   触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立(setup)和保持(hol

2、d)时间。对于使用上升沿触发的触发器来说，建立时间就是在时钟上升沿到来之前，触发器数据端数据保持稳定的最小时间。而保持时间是时钟上升沿到来之后，触发器数据端数据还应该继续保持稳定的最小时间。我们把这段时间成为setup-hold时间(如图1所示)。在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果输入信号在这段时间内发生了变化，输出结果将是不可知的，即亚稳态(Metastability) 图1   一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么采样的结果将可能是亚

3、稳态。这也就是信号在跨时钟域时应该注意的问题。如图2所示。    信号dat经过一个锁存器的输出数据为a_dat。用时钟b_clk进行采样的时候，如果a_dat正好在b_clk的setup-hold时间内发生变化，此时b_标准文档实用文案dat就既不是逻辑"1"，也不是逻辑"0"，而是处于中间状态。经过一段时间之后，有可能回升到高电平，也有可能降低到低电平。输出信号处于中间状态到恢复为逻辑"1"或逻辑"0"的这段时间，我们称之为亚稳态时间。    触发器进入亚稳态的时间可以用参数MTBF(Mean

4、TimeBetweenFailures)来描述，MTBF即触发器采样失败的时间间隔，表示为： 其中fclock表示系统时钟频率，fdata代表异步输入信号的频率，tmet代表不会引起故障的最长亚稳态时间，C1和C2分别为与器件特性相关的常数。如果MTBF很大，就认为这个设计在实际工作中是能够正常运行的，不会因为亚稳态导致整个系统的失效。当触发器处于亚稳态，且处于亚稳态的时间超过了一个时钟周期，这种不确定的状态还会影响到下一级的触发器，最终导致连锁反应，从而使整个系统功能失常。3同步策略   在异步

5、设计中，完全避免亚稳态是不可能的。因此，设计的基本思路应该是：首先尽可能减少出现亚稳态的可能性，其次是尽可能减少出现亚稳态并给系统带来危害的可能性。以下是根据实际工作总结出来的几种同步策略。3.1电平同步器   为了避免进入亚稳态，应当使参数MTBF尽可能大。通常采用的方法是双锁存器法，即在一个信号进入另一个时钟域之前，将该信号用两个锁存器连续锁存两次(如图3所示)。理论研究表明这种设计可以将出现亚稳态的几率降低到一个很小的程度，但这种方法同时带来了对输入信号的一级延时，需要在设计时钟的时候加以注

6、意。    对于上面的双锁存器法，如果a_clk的频率比b_clk的频率高，将可能出现因为dat变化太快，而使b_clk无法采样的问题。即在信号从快时钟域向慢时钟域过渡的时候，如果信号变化太快，慢时钟将可能无法对该信号进行正确的采样，所以在使用双锁存器法的时候，应该使原始信号保持足够长的时间，以便另一个时钟域的锁存器可以正确地对其进行采样。3.2边沿同步器标准文档实用文案如果我们需要用跳变沿而不是电平又该怎样处理呢，在电平同步器之后再加一级触发器，用第二级触发器的输出和第三级触发器的输出来进行操作

7、。这种结构叫做边沿同步器。     always@(posedgeClk)            begin           inputs_reg1<=inputs;           inputs_reg2<=inputs_reg1;           inputs_reg3<=inputs_reg2;           if(inputs_reg2==1'b1&&inputs_reg3==1'b0)           begin                ...        

8、   end           ...     end     以上两种同步器在慢时钟域信号同步入快时钟域时工作的很好，但是反过来的话，可能就工作不正常了。举一个很简单的例子，如果被同步的信号脉冲只有一个快时钟周期宽，且位于慢时钟的两个相邻跳变沿之间，那么是采不到的。这时就需要采用脉冲同步器。这种同步器也是由3个触发器组成，同时需要对发送信号做一些处理。3.3脉冲同步器脉冲同步器的输入信号是一个单时钟宽度脉冲，它触发原时钟域中的一个翻转电路（下图）。每当翻转电路接收到一个脉冲时，