高速电路信号完整性分析与设计七--时序分析

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时间:2019-11-26

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1、第7章高速电路的时序分析电路中,数据的传输一般都是在时钟对数据信号进行有序的收发控制下进行的。芯片只能按规定的时序发送和接收数据,过长的信号延迟或信号延时匹配不当都会影响芯片的建立和保持时间,导致芯片无法正确收发数据,从而使系统不能正常工作。随着系统时钟频率的不断提高和信号边沿不断变陡,系统对时序有更高的要求,一方面留给数据传输的有效读写窗口越来越小,另一方面,传输延时要考虑的因素增多,要想在很短的时间限制里,让数据信号从驱动端完整地传送到接收端,就必须进行精确的时序计算和分析。由于高速系统对时序的要求越来越严格,要保证好的时序,就

2、必须有好的时钟器件;这其中包括时钟发生器和时钟缓冲器。首先要求时钟发生器提供低抖动、高质量的时钟信号,在设计时序系统时,要求选择合适的时钟缓冲器进行设计,从而保证尽量大的时序余量。时钟器件是电路板上的重要器件之一,它决定着经过电路板的信号的节奏和精度,它在电子产品中无所不在,形状、尺寸和种类也多种多样,如高速、低速、低功率、低歪斜、多输出、单输出、单电压、多电压、零延迟、可编程等等。在讨论时钟器件的同时,本章还讨论了时钟设计中要考虑的一个关键因素——时钟抖动。时钟抖动是时钟脉冲的输出跃迁与其理想位置的偏差。本章最后探讨了抖动的产生、

3、影响、测量方法以及解决方案。7.1时序系统按照不同的时钟策略将信号的传输方式分为以下几类:1.异步方式;信号靠握手传输。2.外时钟同步方式;两块芯片均使用外部时钟。3.内时钟同步方式;两块通讯芯片中,一块芯片给另一块芯片提供时钟。4.源同步方式;时钟、数据输出时固定相位同时传输。5.时钟数据恢复方式;从信号中同时提取数据与时钟。本章将主要介绍高速数字互连设计中两种常用的同步时序系统(共同时钟同步和源时钟同步),并分析其工作原理,然后来讨论影响时序的因素,给出其解决方案。7.1.1公共时钟同步的时序分析7.1.1.1公共时钟同步原理公

4、共时钟同步,是指在数据的传输过程中,总线上的驱动端和接收端共享同一个时钟源,1在同一个时钟缓冲器(clockbuffer)发出同相时钟作用下完成数据的正确的发送和接收。图7-1所示为一个典型的公共时钟同步数据收发工作示意图。在该例子中,驱动端(处理器)向接收端(芯片组)传送数据,我们可以将整个数据传送的过程考虑为三个步骤:1.核心处理器提供数据;2.在第一个系统时钟的上升沿到达时,处理器将数据Dp锁存至Qp输出;3.Qp沿传输线传送到接收端触发器的Dc,并在第二个时钟上升沿到达时,将数据传送到芯片组内部。图7-1公共时钟同步数据收发

5、工作示意图一般来说,标准普通时钟系统的时钟信号到各个模块是同步的,即图7—1中的Tflightclka和Tflightclkb延时相同。通过分析不难看出,整个数据从发送到接收的过程需要经历连续的两个时钟沿,也就是说,如果要使系统能正常工作,就必须在一个时钟周期内让信号从发送端传输到接收端。如果信号的传输延迟大于一个时钟周期,那么当接收端的第二个时钟沿触发时,就会造成数据的错误读取,因为正确的数据还在传输的过程中,这就是建立时间不足带来的时序问题。目前普通时序系统的频率无法得到进一步提升的原因就在于此,频率越高,时钟周期越短,允许在传

6、输线上的延时也就越小,200-300MHz已经几乎成为普通时序系统的频率极限。图7-1中,时钟发生器产生输出信号clk_in到达时钟缓冲器,经时钟缓冲器分配缓冲后发出两路同相时钟,一路是clkb,用于driver的数据输出;另一路是clka,用于采样锁存由driver发往receiver的数据。时钟clkb经Tflt_clkb一段飞行时间(flighttime)后到达diver,diver内部数据由clkb锁存经过Tco_data时间后出现在driver的输出端口上,输出的数据然后再经过一段飞行时间Tflt_data到达receiv

7、er的输入端口;在receiver的输入端口上,利用clockbuffer产生的另一个时钟clka(经过的延时就是clka时钟飞行时间,即Tflt_clka)采样锁存这批来自driver的数据,从而完成commonclock一个时钟周期的数据传送过程。以上过程表明,到达receiver的数据是利用时钟下一个周期的上升沿采样的,据此可得到数据传送所应满足的两个必要条件:1)receiver输入端的数据一般都有所要求的建立时间Tsetup,它表示数据有效必须先于2时钟有效的最小时间值,数据信号到达输入端的时间应该足够早于时钟信号,由此可

8、得出建立时间所满足的不等式;2)为了成功地将数据锁存到器件内部,数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存,这段时间称为保持时间,clka的延时必须小于数据的无效时间。系统时序的基本要求就是:在

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