基于FPGA的数字频率计设计【开题报告】

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毕业论文开题报告电气工程及其自动化基于FPGA的数字频率计设计一、课题研究意义及现状在电子测量领域中，频率测量的精确度是最高的，可达10—10数量级。因此，在生产过程中许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。国际上数字频率计的分类很多。因计数式频率计的测量功能繁多，用途很广。所以根据仪器具有的功能，电子计数器有通用和专用之分。通用型计数器：是一种具有多种测量功能、多种用途的万能计数器。它可测量频率、周期、多周期平均值、时间间隔、累加计数、计时等；若配上相应插件，就可测相位、电压、电流、功率、电阻等电量；配上适当的传感器，还可进行长度、重量、压力、温度、速度等非电量的测量。专用计数器：指专门用来测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、预置计数器、差值计数器、倒数计数器等，用于工业和自控技术等方面。数字频率计按频段分类低速计数器：最高计数频率＜10MHz；中速计数器：最高计数频率10—100MHz；高速计数器：最高计数频率＞100MHz；微波频率计数器：测频范围1—80GHz或更高。目前国际国内通用数字频率计的主要技术参数：频率测量范围：电子计数器的测频范围，低端大部分从10Hz开始；高端则以不同型号的频率计而异。因此高端频率是确定低、中、高速计数器的依据。如果装配相应型号的变频器，各种类型的数字频率计的测量上限频率，可扩展十倍甚至几十倍。周期测量范围：数字频率计最大的测量周期，一般为10s，可测周期的最小时间，依不同类型的频率计而定。对于低速通用计数器最小时间为1us；对中速通用计数器可小到10us。晶体振荡器的频率稳定度：晶体振荡器的频率稳定度，是决定频率计测量误差的一个重要指标。可用频率准确度、波动、时基稳定度、秒级频率稳定度等指标，来描述晶体振荡器的性能。输入灵敏度：输入灵敏度是指在测频范围内能够保证正常工作的最小输入电压。目前通用计数器一般都设计十二个输入通道。 本次研究的课题是利用可编程逻辑器件（FPGA）来实现数字频率计的设计。FPGA是具有多层次描述系统硬件功能的能力，具有现场可编程在系统调试的功能，能够在产品设计开发、制造过程中对产品中的器件、电路板甚至整个电子系统的逻辑和功能随时进行组态或重组。这样我们可以不必了解硬件的结构，而且在FPGA对电路进行行为描述后能进行仿真和纠错，然后通过逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，实现电路设计。由于它不仅涉及到软件编程，而且软硬件结合设计，使频率计的测量频率准确度、可靠性大大增加，另外，从体积和价格的角度考虑，用FPGA设计实现频率计存在更大的优势。二、课题研究的主要内容和预期目标1.主要内容设计并制作一个8位数字频率计，主控部分应用FPGA实现。附加必要的外围设备拓展（如结果显示、必要调整等）；被测频率范围00000000-99999999HZ；能近似分析频率计的测频精度；综合研究输入灵敏度和频率稳定度特征等参数。2.预期目标预期完成一个数字频率计，利用主要以FPGA器件来完成，并最终完成软硬件结合通过,包括数字频率计前端信号的放大整形处理,数字频率计的VHDL设计实现，以及数字频率计的FPGA制作三方面的内容，重点是数字频率计的VHDL设计实现，运用模块化的思想设计实现数字频率计设计的全部过程，包括模块的划分和相应模块的VHDL设计实现。在实际制作中采用了直接测频法。利用延时产生的时基门控信号来控制闸门，通过在单位时间内计数器记录下的脉冲个数计算出输入信号的频率，经过BCD模块的转换最终送入LED中显示。这样制作出来的频率计具有了FPGA的稳定性和成熟性，且具有可控制能力。上述功能主要由六个部分组成：被测信号调理电路主要完成对被测信号进行转换，使它变为计数器可用的脉冲信号，然后输入到计数器中；门控电路相当于开关，通过使能端，利用高低电平的转换来实现计数器及锁存器的工作状态，高电平为计数器开始工作，低电平为计数器清零；计数器计下一定时间内被测信号的脉冲个数，然后发送到锁存器，锁存器记录计数器所计的个数，动态位选择模块用来驱动数码管显示频率测量的数据，分时的选择各个数码管进行显示；BCD译码模块和7段数码管用来转换和显示测量的结果。三、课题研究的方法及措施1．研究方法首先要对数字频率计的原理和FPGA进行一定了解，这需要查阅一定的资料，清楚该系统所需要实现的功能以及如何实现这些功能,FPGA的原理和其所能实现的功能。因为本次研究完成的主要是对数字频率计的设计，其主控系统由调理电路、时基信号发生器、闸门电路、门控电路、计数电路和外部显示电路组成。根据这些模块计相关资料，对频率计所要实现的功能用VHDL进行编程,在QuartusⅡ软件上画图并通过仿真。在这个过程中需要查阅相关信息资料，通过调试达到预期的效果。2.研究措施 1）收集并查阅数字频率计的相关资料，对FPGA的应用设计情况进行熟悉了解；了解不同的设计实现方法，确定本课题的研究和实现方案，然后对方案中的各个单元进行必要的分析和研究。2)根据频率计实现的功能，完成系统框图的设计。完成编程后，用QuartusⅡ软件仿真并调试，看是否达到预期效果。初步设计系统方案为时基信号发生器门控信号调理十进制计数器锁存器译码显示图中，先用信号调理电路将被测信号变为脉冲信号，然后将它送到十进制计数器模块上；而门控电路相当于一个开关，通过一个使能端来控制十进制计数器何时开始计数，何时清零以及锁存器何时锁存计数值。4）在本次设计中的设计核心是FPGA，采用VHDL编程语言的数字频率计设计，除被测信号的整形部分、键输入部分和数码显示部分以外，调理电路、时基信号发生器、闸门电路、门控电路、计数电路在一个FPGA芯片上实现，整个设计过程变得十分透明、快捷和方便。为了检查设计结果的正确性，需要对设计结果进行仿真，在QuartusⅡ菜单下选择Startcompilation命令，平台会自动对其编译，检查模块连接，给出错误报告。完成仿真后通过后由逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，对电路进行最后的调试等。四、课题研究进度计划1．2010年10月15日至2010年12月3日分析任务，查阅数字频率计相关的资料；对资料进行消化，进行理论准备，方案的考虑率和设计；基本完成开题报告、中、英文翻译和文献综述。2．2010年12月4日至2010年12月31日确定数字频率计的最佳设计方案，选择好FPGA器件。3．2011年1月1日至2011年3月22日对频率计所实现的功能进行分析，并进行软件编程等。4．2011年3月23日至2011年4月24日综合调试优化，完成毕业设计论文；做好答辩用的PPT，并作好答辩准备。五、参考文献[1]实践[M]．北京：电子工业出版社，2003年8月.[2]常晓明，李媛媛.Verilog-HDL工程实践入门(附光盘)[M].北京：北京航空航天大学出版社，2005年8月. [3]StephenBrown,ZvonkoVranesic.FundamentalsofDigitalLogicwithVerilogDesign(2ndEdition)[M].NewYork:McGraw-Hill,2007,5.[4]任爱锋.基于FPGA的嵌入式系统设计[M].西安：西安电子科技大学出版社，2004年10月.[5][美]NigelP.Cook著,施惠琼,李黎明.实用数字电子技术[M].北京：清华大学出版社,2006年10月.[6]周润景等.基于QuartusⅡ的FPGA/CPLD数字系统设计实例[M].北京：电子工业出版社，2007年8月.[7]杨晓慧.FPGA系统设计与实例.北京：人民邮电出版社.[1]冼进.VerilogHDL数字控制系统设计实例[M].北京：中国水利水电出版社，2007，4.[2]杨守良.基于FPGA的数字频率计的设计和实现[J].电子技术，2005,11:36-38.[3]郑燕，赫建国，党剑华.基于VHDL语言与QuartusⅡ软件的可编程逻辑器件应用与开发[M].北京：国防工业出版社.2007.3.[4]GUOGai-zhi.DesignandImplementationofDigitalCymometerBasedonCPLD[J].内蒙故师范大学学报.2005,12:434-437.[5]谢小东，李良超.基于FPGA的等精度数字频率计设计[J].实验科学与技术，2005，10：177-179.