基于FPGA的数字频率计设计【开题报告+文献综述+毕业论文】

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本科毕业论文系列开题报告电气工程及其自动化基于FPGA的数字频率计设计一、课题研究意义及现状在电子测量领域中，频率测量的精确度是最高的，可达10—10数量级。因此，在生产过程中许多物理量，例如温度、压力、流量、液位、PH值、振动、位移、速度、加速度，乃至各种气体的百分比成分等均用传感器转换成信号频率，然后用数字频率计来测量，以提高精确度。国际上数字频率计的分类很多。因计数式频率计的测量功能繁多，用途很广。所以根据仪器具有的功能，电子计数器有通用和专用之分。通用型计数器：是一种具有多种测量功能、多种用途的万能计数器。它可测量频率、周期、多周期平均值、时间间隔、累加计数、计时等；若配上相应插件，就可测相位、电压、电流、功率、电阻等电量；配上适当的传感器，还可进行长度、重量、压力、温度、速度等非电量的测量。专用计数器：指专门用来测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、预置计数器、差值计数器、倒数计数器等，用于工业和自控技术等方面。数字频率计按频段分类低速计数器：最高计数频率＜10MHz；中速计数器：最高计数频率10—100MHz；高速计数器：最高计数频率＞100MHz；微波频率计数器：测频范围1—80GHz或更高。目前国际国内通用数字频率计的主要技术参数：频率测量范围：电子计数器的测频范围，低端大部分从10Hz开始；高端则以不同型号的频率计而异。因此高端频率是确定低、中、高速计数器的依据。如果装配相应型号的变频器，各种类型的数字频率计的测量上限频率，可扩展十倍甚至几十倍。周期测量范围：数字频率计最大的测量周期，一般为10s，可测周期的最小时间，依不同类型的频率计而定。对于低速通用计数器最小时间为1us；对中速通用计数器可小到10us。晶体振荡器的频率稳定度：晶体振荡器的频率稳定度，是决定频率计测量误差的一个重要指标。可用频率准确度、波动、时基稳定度、秒级频率稳定度等指标，来描述晶体振荡器的性能。输入灵敏度：输入灵敏度是指在测频范围内能够保证正常工作的最小输入电压。目前通用计数器一般都设计十二个输入通道。 本次研究的课题是利用可编程逻辑器件（FPGA）来实现数字频率计的设计。FPGA是具有多层次描述系统硬件功能的能力，具有现场可编程在系统调试的功能，能够在产品设计开发、制造过程中对产品中的器件、电路板甚至整个电子系统的逻辑和功能随时进行组态或重组。这样我们可以不必了解硬件的结构，而且在FPGA对电路进行行为描述后能进行仿真和纠错，然后通过逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，实现电路设计。由于它不仅涉及到软件编程，而且软硬件结合设计，使频率计的测量频率准确度、可靠性大大增加，另外，从体积和价格的角度考虑，用FPGA设计实现频率计存在更大的优势。二、课题研究的主要内容和预期目标1.主要内容设计并制作一个8位数字频率计，主控部分应用FPGA实现。附加必要的外围设备拓展（如结果显示、必要调整等）；被测频率范围00000000-99999999HZ；能近似分析频率计的测频精度；综合研究输入灵敏度和频率稳定度特征等参数。2.预期目标预期完成一个数字频率计，利用主要以FPGA器件来完成，并最终完成软硬件结合通过,包括数字频率计前端信号的放大整形处理,数字频率计的VHDL设计实现，以及数字频率计的FPGA制作三方面的内容，重点是数字频率计的VHDL设计实现，运用模块化的思想设计实现数字频率计设计的全部过程，包括模块的划分和相应模块的VHDL设计实现。在实际制作中采用了直接测频法。利用延时产生的时基门控信号来控制闸门，通过在单位时间内计数器记录下的脉冲个数计算出输入信号的频率，经过BCD模块的转换最终送入LED中显示。这样制作出来的频率计具有了FPGA的稳定性和成熟性，且具有可控制能力。上述功能主要由六个部分组成：被测信号调理电路主要完成对被测信号进行转换，使它变为计数器可用的脉冲信号，然后输入到计数器中；门控电路相当于开关，通过使能端，利用高低电平的转换来实现计数器及锁存器的工作状态，高电平为计数器开始工作，低电平为计数器清零；计数器计下一定时间内被测信号的脉冲个数，然后发送到锁存器，锁存器记录计数器所计的个数，动态位选择模块用来驱动数码管显示频率测量的数据，分时的选择各个数码管进行显示；BCD译码模块和7段数码管用来转换和显示测量的结果。三、课题研究的方法及措施1．研究方法 首先要对数字频率计的原理和FPGA进行一定了解，这需要查阅一定的资料，清楚该系统所需要实现的功能以及如何实现这些功能,FPGA的原理和其所能实现的功能。因为本次研究完成的主要是对数字频率计的设计，其主控系统由调理电路、时基信号发生器、闸门电路、门控电路、计数电路和外部显示电路组成。根据这些模块计相关资料，对频率计所要实现的功能用VHDL进行编程,在QuartusⅡ软件上画图并通过仿真。在这个过程中需要查阅相关信息资料，通过调试达到预期的效果。2.研究措施1）收集并查阅数字频率计的相关资料，对FPGA的应用设计情况进行熟悉了解；了解不同的设计实现方法，确定本课题的研究和实现方案，然后对方案中的各个单元进行必要的分析和研究。2)根据频率计实现的功能，完成系统框图的设计。完成编程后，用QuartusⅡ软件仿真并调试，看是否达到预期效果。初步设计系统方案为时基信号发生器门控信号调理十进制计数器锁存器译码显示图中，先用信号调理电路将被测信号变为脉冲信号，然后将它送到十进制计数器模块上；而门控电路相当于一个开关，通过一个使能端来控制十进制计数器何时开始计数，何时清零以及锁存器何时锁存计数值。4）在本次设计中的设计核心是FPGA，采用VHDL编程语言的数字频率计设计，除被测信号的整形部分、键输入部分和数码显示部分以外，调理电路、时基信号发生器、闸门电路、门控电路、计数电路在一个FPGA芯片上实现，整个设计过程变得十分透明、快捷和方便。为了检查设计结果的正确性，需要对设计结果进行仿真，在QuartusⅡ菜单下选择Startcompilation命令，平台会自动对其编译，检查模块连接，给出错误报告。完成仿真后通过后由逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，对电路进行最后的调试等。四、课题研究进度计划1．2010年10月15日至2010年12月3日分析任务，查阅数字频率计相关的资料；对资料进行消化，进行理论准备，方案的考虑率 和设计；基本完成开题报告、中、英文翻译和文献综述。2．2010年12月4日至2010年12月31日确定数字频率计的最佳设计方案，选择好FPGA器件。3．2011年1月1日至2011年3月22日对频率计所实现的功能进行分析，并进行软件编程等。4．2011年3月23日至2011年4月24日综合调试优化，完成毕业设计论文；做好答辩用的PPT，并作好答辩准备。五、参考文献[1]实践[M]．北京：电子工业出版社，2003年8月.[2]常晓明，李媛媛.Verilog-HDL工程实践入门(附光盘)[M].北京：北京航空航天大学出版社，2005年8月.[3]StephenBrown,ZvonkoVranesic.FundamentalsofDigitalLogicwithVerilogDesign(2ndEdition)[M].NewYork:McGraw-Hill,2007,5.[4]任爱锋.基于FPGA的嵌入式系统设计[M].西安：西安电子科技大学出版社，2004年10月.[5][美]NigelP.Cook著,施惠琼,李黎明.实用数字电子技术[M].北京：清华大学出版社,2006年10月.[6]周润景等.基于QuartusⅡ的FPGA/CPLD数字系统设计实例[M].北京：电子工业出版社，2007年8月.[7]杨晓慧.FPGA系统设计与实例.北京：人民邮电出版社.[1]冼进.VerilogHDL数字控制系统设计实例[M].北京：中国水利水电出版社，2007，4.[2]杨守良.基于FPGA的数字频率计的设计和实现[J].电子技术，2005,11:36-38.[3]郑燕，赫建国，党剑华.基于VHDL语言与QuartusⅡ软件的可编程逻辑器件应用与开发[M].北京：国防工业出版社.2007.3.[4]GUOGai-zhi.DesignandImplementationofDigitalCymometerBasedonCPLD[J].内蒙故师范大学学报.2005,12:434-437.[5]谢小东，李良超.基于FPGA的等精度数字频率计设计[J].实验科学与技术，2005，10：177-179. 毕业论文文献综述电气工程及自动化基于FPGA的数字频率计摘要：本文介绍了频率计的现状、频率计测量的基本原理及流程，介绍了FPGA在频率计的应用，以及VHDL的简介，总结了基于FPGA的数字频率计的优点。关键词：频率计；FPGA；测量；设计1.引言随着科学技术的发展，频率测量的意义已经日益显著，不仅与人们的日常生活息息相关，而且在当代科技技术中更是尤为重要。例如在信号发生器以及振荡器，各种倍频和分频电路的输出信号中，都要进行频率的测量；在电视、电讯、交通运输、科学研究、卫星发射、导弹跟踪。潜艇定位等微电子技术中，也涉及到很多有关的频率测量[1]、[2]。在电子测量过程中，总是尽可能把被测参量转换成频率参量进行测量，因此，频率测量是电子测量技术中最基本的测量之一。目前高精度的频率计已经成为研究热点之一。由于传统的频率计通常采用组合电路和时序电路等大量硬件电路构成，产品不但体积较大，运行速度慢，而且测量低频信号时不适宜直接使用。因此频率信号抗干扰性强，易于传输，可获取较高的测量精度，同时频率测量方法的优化越来越受到重视[3]、[4]。1.1频率计现状普通频率计测量范围、测量精度和测量速度的缺陷，无法满足各种领域精确快速的测量。计数式频率计测量频率的优点是测量方便、快速、直观，测量精确度比较高；缺点是较高的信噪比例，一般不能测调制波信号的频率[5]。单片机的运用与发展改善了这种情况，但由于单片机本身也受到工作频率及内部计数器位数等因素的限制，当测试频率范围比较宽时，不能够保证整个频率范围内的测量精度，所以无法在此领域取得突破性进展。而数字频率计是采用VHDL编程设计实现的数字频率计，除被测信号的整形部分，键输入部分和数码显示部分以外，其余全部都在一片FPGA芯片上实现的，整个设计过程都变得施放透明，快捷和方便，特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确，而且具有灵活的现场可更改性[6]、[7]。在不改硬件电路的基础上，系统进行各种改进还可以进一步提高系统的性能和测量频率和范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图，具有现场可编程等优点[8]。 1.2频率计工作原理比较数字频率计的基本原理是用计数器对1s内输入信号的脉冲个数进行计数，从而测量出信号的频率[9]。目前，有三种常用的数字频率的测量方法：直接测量法（以下称M法）、周期测量法（以下称T法）和综合测量法（一下称M/T法）。M法是在给定的闸门时间内测量被测信号的脉冲个数，进行换算得出被测信号的频率。T法是通过被测信号一个周期时间计时的脉冲个数，然后换算被测信号的频率。这两种测量方法的精度都与被测信号有关，因而他们属于非等精度测量法。而M/T法它通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性[10]、[11]1.数字频率计的开发方法本课题主要介绍用FPGA实现数字频率计。2.1系统的大概框架由于数字频率计是一个需求对数字信号进行测量和显示的系统，因此我们在设计中加入分频器，计数器，锁存电路，译码电路等。首先，分频器对时钟进行分频，得到计数电路可用的1s的闸门时间，然后计数器在1秒内对被测信号上升沿进行计数，1s结束后门控电路发送低电平，开启锁存器锁存计数结果，然后再对锁存的数据进行译码和显示。最后清零计数器[12]。在第一个显示周期后，通过程序对功能电路的清零，然后使系统开始第二个测量周期的工作。计数电路是对被测频率信号进行频率计算的主要功能电路，根据频率测量定义，电路模块的输出信号由从高到底的2进制表示十进制数组成。位数也高频率测量范围就越宽。锁存器的功能是对计数输出的数据进行锁存，即使在前级计数电路计数器清零以后，锁存器仍会保存数据，不会造成丢失[13]。由上述内容可得知，采用FPGA器件的数字频率计可以由三个模块组成，分别为输入模块用于信号的输入检测，整形，和转换；FPGA模块；显示模块包括BCD译码器和7段LED数码管。FPGA模块是系统的核心部分，其中包括了分频器、触发器、计数器1和计数器2组成。分频器出来的信号作为等精度测频原理的预置闸门信号，连接到触发器的时钟端，计数器为个可控计数器，标准频率信号从计数器时钟端输入，经过整形后输入到另一个计数器的时钟端当预置闸门信号为高电平（预置时间开始）时，被测信号的上升沿通过触发器的输出端来启动计数器计数；当预置闸门信号为低电平（预置时间结束）时，被测信号的上升沿通过触发器的输出端关闭计数器计数[14]、[15]。 信号调理电路FPGA时基信号发生器LED显示模块被测信号图1系统基本结构图2.2软件平台及具体实现方法本设计基本构架如图1所示。核心是FPGA，采用VHDL编程语言的数字频率计设计，除被测信号的整形部分、键输入部分和数码显示部分以外，调理电路、时基信号发生器、闸门电路、门控电路、计数电路在一个FPGA芯片上实现，整个设计过程变得十分透明、快捷和方便。为了检查设计结果的正确性，需要对设计结果进行仿真，在QuartusⅡ菜单下选择Startcompilation命令，平台会自动对其编译，检查模块连接，给出错误报告。完成仿真后通过后由逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件中去，对电路进行最后的调试等。1.总结本课题利用FPGA集成度高、稳定性可靠、可直接编程等特点对数字频率计进行优化，把输入模块、FPGA模块和显示模块运用VHDL编程后下载到一片FPGA实现，不但达到了频率计的基本要求，同时还具有高速、精确、抗干扰强、体积小、容易生产、设计周期短、风险小、功耗低和稍加修改程序就能改变数字频率计的测量范围等优点。而且还免去了繁琐的连线，节省了开发的成本。参考文献：[1]梁文海，麦文.一种高精度频率测量的研究与实现[J].四川：四川师范大学报社：自然科学版，2008，31（3）：376-378.[2]实践[M]．北京：电子工业出版社，2003年8月.[3]李媛媛，常晓明.Verilog-HDL工程实践入门[M].北京：北京航空航天大学出版社，2005.8.[4]廖艳，陈利学.基于FPGA的等精度频率计IP Core设计[J].北京：电子技术应用，2007，33（12）：21-23.[5]张永瑞.电子测量技术基础（第二版）[M].西安：西安电子科技大学出版社2009，1.[6]周润景等.基于QuartusⅡ的FPGA/CPLD数字系统设计实例[M].北京：电子工业出版社，2007,8.[7]StephenBrown,ZvonkoVranesic.FundamentalsofDigitalLogicwithVerilogDesign(2ndEdition)[M].NewYork:McGraw-Hill,2007,5.[8]GUOGai-zhi.DesignandImplementationofDigitalCymometerBasedonCPLD[J].内蒙故师范大学学报.2005,12:434-437.[9]杨守良.基于FPGA的数字频率计的设计和实现[J].电子技术2005,11:36-38.[10]周润景.基于QuartusⅡ的FPGA/CPLD数字系统设计实例[M].北京：电子工业出版社，2007,8.[11]谢小东，李良超.基于FPGA的等精度数字频率计设计[J].实验科学与技术，2005，10：177-179.[12]曾任贤.基于FPGA的等精度数字频率计的研究与实现[J].科技广场.2009，5：238-23.[13]林建英，宋野.高精度数字频率计的FPGA设计实现[J].电子与仪表.2001，11：5-7.[14]任爱锋.基于FPGA的嵌入式系统设计[M].西安：西安电子科技大学出版社，2004年10月.[15]杨晓慧.FPGA系统设计与实例.北京：人民邮电出版社. 毕业设计（20__届）基于FPGA的数字频率计设计摘要 数字频率计在信号发生器以及振荡器，各种倍频和分频电路的输出信号中，科学研究、卫星发射、导弹跟踪、潜艇定位等微电子技术中等方面有着广泛的应用。本文应用FPGA实现技术来设计一个数字频率计，指标要求为：制作一个8位数字频率计，主控部分应用FPGA实现。附加必要的外围设备拓展（如结果显示、必要调整等）；被测频率范围00000000-99999999Hz。结合设计要求并参阅相关资料后，把电路分为两大模块分别是FPGA模块与显示模块，并在此基础上划分信号源、分频、门控、计数、锁存、显示等几个功能模块，信号源的作用是把EDA-1的标准时钟50MHz分频为1MHz；而分频模块是用来得到闸门信号所需的1Hz信号和待测信号；门控模块的作用是来控制计数器、锁存器的工作状态，计数器记录被测信号的脉冲个数后由锁存器保存，而锁存器的作用是保存数据，防止显示时的抖动，最后，所有数据经过显示模块译码后由8个LED显示输出。以上所有模块通过硬件描述语言(VHDL)编程，极大的减少了硬件资源的占用。时序仿真通过并下载到EDA-1板子里调试通过。从最终的仿真结果可以看出，该数字频率计具有性能优异，所用的设计语言灵活，硬件使用简单并且速度快等优点。关键词：数字频率计；FPGA；频率测量 AbstractDigitalfrequencyplayaimportantroleinthesignalgeneratorandoscillators、varioustimesfrequencyandoutputofthepointsfrequencycircuitsandscientificandsatellitelaunchandmissiletrackingandsubmarinepositioningmicroelectronicstechnologymediumandsoon.ThispassagedesignadigitalFrequencyMeterbasedonFPGA.TherequirementisdesignaneightcountersdigitalFrequencyMeterwithFPGArealizingtheheartpartandadditionalnecessaryperipheralsexpandsuchasdisplaytheresults.withnecessaryadjustmentetc.Thetestedfrequencyfrom00000000to99999999Hz.Aftercombiningthedesignrequirementsandreadtherelatedinformationcandividedthecircuitintotwomodules:FPGAanddisplay.Andonthisbasiscandicided:signalsource,pointsfrequency,gate,count,latch,anddisplayandsoonfunctionmodules.ThesignalsourcetaketheEDA-1standardclock50MHzinto1MHz.andPointsfrequencymoduleisusedtogettherequired1Hzgatesignalandthebeingtestedsignal;thedoormoduleistocontrolthecounterandlatchesworkingcondition.Andthelatchusedtobestoredthedata,Preventshowsdithering.Finally,theresultdisplayedbyeightled.AllofthemodulestroughVHDLprogramming,itgreatlyreducingthehardwareresourcesoftheoccupier.TimingsimulationanddebuggingonEDA-1areallcomplete.Throughsimulation,theperformanceoffrequencymeterisdemonstrated.thesoftwaredesignlanguageisflexible,thehardwareissimperandthespeedisfaster.KeyWords:Digitalfrequencymeter;FPGA;Frequencymeasurement 目录1前言12总体设计方案的确定22.1参考单片机设计方案22.2频率的测量32.3频率计方案的确定53数字频率计的设计与仿真73.1系统的整体设计73.2信号源模块设计83.3分频器93.4门控信号发生器113.5锁存器123.6十进制计数器133.7译码显示模块144总体调试与结果说明184.1总体电路顶层模块184.2EDA-1上调试过程和结果说明194.3调试小结244.4结论255展望26致谢27参考文献28附录一程序源代码29 261前言随着科学技术的发展，频率测量的意义已经越来越明显，不仅与人们的日常生活息息相关，而且在当代科技技术中更是尤为重要。例如在信号发生器以及振荡器，各种倍频和分频电路的输出信号中，都要进行频率的测量；科学研究、卫星发射、导弹跟踪。潜艇定位等微电子技术中，也涉及到很多有关的频率测量。由此能够看出频率的测量是十分重要的。而精确的频率测量是离不开频率计的，多功能的频率计不仅可以测量正弦波、三角波、方波、脉冲信号等一系列具有周期特性的信号的频率，而且还可以用来测量它们的周期。一些频率计通过改装后，还可以测量脉冲宽度、电容；在电路中增加传感器，还可以做成数字脉搏仪、计价器等[1]。可以说数字频率计在测量物理量方面应用广泛。频率的测量方法一般有两种，分别是测频法或测周法。测频法：又叫直接测量法，在确定的闸门时间内，记录被测信号的脉冲个数。测周法：通过测量被测信号的周期，并求出倒数，其要求是需要有标准倍频，在被测信号的一个周期内，记录标准倍频率的周期数。测频法由于用到的闸门时间不可能是被测信号的N倍，而测周法的精度于计数器因素有关。因此，当被测信号的频率较高时，采用测频法可以得到较高的测频精度；反之当被测信号频率较低时，采用测周法可以得到较高的测频精度。但是这两种方法都有一个共同的弊病：当被测频率变化范围较大时，这两种方法均不能保证整个频率的测量范围的精度要求。本设计的要求是设计与制作一个基于FPGA的数字频率计。基于FPGA种种优点的原因，采用应用电子技术与FPGA技术有机结合，并且采用可编程逻辑器件来实现频率计，这样能够大大提高频率计测量的准确度，同时也使频率计的稳定性大大增加。本测频系统的设计并没有采用传统的自下而上的数字电路设计方法，而是采用了日渐成熟的自上而下的设计[2]。本频率计的工作原理是通过在单位时间内计数器记录下的脉冲个数从而计算出输入信号的频率然后给到数码管中显示。设计中利用QuartusⅡ软件画图及其仿真，以及下载到EDA-1电路板中的调试。 262总体设计方案的确定目前数字频率计的实现有基于单片机技术的实现、FPGA实现、专用PLL芯片应用实现和分立元件实现等。结合本课题研究任务和相关要求，下面通过结合单片机设计方案和频率计的实现、频率的算法做参考，确定实现的基于FPGA的设计方案。2.1参考单片机设计方案目前，有很多用单片机来实现数字频率计的方案，下面本文以单片机AT89C52作为核心来举例说明单片机控制的典型实现，其总体的设计框图如图2-1所示，电路分为单片机，译码、分频、计数等电路，然后用单片机语言进行编写，从而达到数字频率计的要求。单片机P0P1P2AT89C51显示电路键盘输入时钟电路A0B0ATF1508AS50MHz标准频率被测信号整形电路自校输入图2-1单片机方案原理框图由上图可知数字频率计的工作原理：首先用信号放大整形电路后的方波脉冲作为门控信号输入给单片机ATF508AS，然后由单片机ATF508AS内部自带的计数器和锁存器对各种频率范围的信号直接进行分频，分频后将数据通过P0、P1口传递给单片机AT89C51，由单片机内部的计数器进行计数。由于输入待测信号最高达到99999999Hz 26，但计数器最多只能计数65536次，显然在此次设计中需要对计数器单元进行拓展，选用除了T1计数器的TH1和TL1之外，还得选用一个计数单元23H：当计数器T1产出溢出时，23H单元自加1，也就是说23H单元存放的是数值的最高位。最后通过2进制的转化就能将计数结果转化为被测信号的频率，最后通过显示电路显示结果。所以，基于单片机的设计流程图如图2-2所示。开始初始化设备判断功能键盘扫描测频子程序测周期子程序自校子程序占空比子程序测脉宽子程序NY图2-2主程序流程图单片机设计的系统具有体积小、结构紧凑、所能测量的频率范围宽、稳定性高、准确度高等优点，由于单片机内部振荡频率很高，所以一个周期的量化误差能够达到相当小。因此单片机可以有效的提高信号频率测量的准确性。所以可以用来独立使用，也可以作为仪器的一部分进行使用。但是，由于单片机本身工作频率及其计数器位数等因素的限制，导致了其在数字频率计领域无法获得突破性的发展。2.2频率的测量数字频率计的设计原理实际上是测量单位时间内的周期数。这种方法克服了原来高频段采用测频模式而低频段采用测周期模式的测量方法存在换挡速度慢的缺点。免去了实测以前的预测，同时节省了划分频段的时间。为了准确的测出频率的多少，人们研究了很多频率测量的方法。根据测频原理可以分为以下类： 261.直接测频法直接测频法就是在确定的闸门时间内，记录被测信号的脉冲个数。但是由于闸门时间一般不可能是被测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设被测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量准确度为＆=Tx/T=1/Fx。由此得知直接测频法的测量精度与被测信号的频率有关：当被测信号频率较高时，测量准确度较高，反之测量准确度较低。因此直接测频法只适合测量频率较高的信号。其结构框图如2-3所示。放大整形计数标准时钟分频测量结果被测信号t图2-3直接测量法结构框图待测信号经过整形后由计数器记录被测信号脉冲的个数，标准时钟经过分频器分频后得到的脉冲信号用来控制计数器的是否工作与否，最后通过译码得到结果。在这个过程中，被测信号直接由计数器记录脉冲，所以叫做直接测量法。2.间接测量法间接测量法又称周期法。通过测量被测信号的周期，并求出倒数，其要求是需要有标准倍频，在被测信号的一个周期内，记录标准倍频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测量精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。间接测频法如图2-4所示。放大整形计数标准时钟分频测量结果被测信号分频图2-4间接测量法结构框图被测信号经过分频后再由整形电路放大，然后计数器记录器脉冲，分频器产生控制计数器使能和清零的信号，测量结果经过译码后显示被测信号的频率。 262.3频率计方案的确定通过上述的比较，鉴于单片机控制实现方法和其他资料上有关数字频率计的设计方案，充分利用FPGA集成度高、运算速度快、运算速度高、开发周期短等优点，综合考虑FPGA的设计方案。最后确定本次设计方案是将频率计的被测信号经过整形电路后变成脉冲方波输入到FPGA中的计数模块进行计数。然后所存电路把结果锁存，以防止显示结果的抖动。最后在七段数码管上显示测量值的大小。图2-5为基于PFGA的系统总框图。输入电路控制电路时基闸门电路计数器A计数器B译码器显示图2-5系统总框图FPGA主程序中的计数方式为：每次频率结束后，外部计数将清零并重新开始计数，所以观察被测信号频率时感觉有间断，这样做最大的优点就是可以经过多次读数取其平均值，减少测量误差。图2-6为基于FPGA的系统的设计流程，根据任务书给定的要求，决定编程语言，在所有模块都完成后用QuantusⅡ软件进行功能仿真时序仿真，最后仿真通过后下载到EDA-1实验板中进行调试。图2-7为系统的组成。设计要求用VHDL语言进行编程功能仿真时序仿真FPGA器件编程图2-6基于FPGA的系统的设计流程 26时基信号门控被测信号十进制计数器锁存器译码显示图2-7系统的组成框图由系统的组成框图可以得出该频率计的工作方式：时基信号是晶振经过分频后的信号，即1Hz，通过门控即闸门电路来完成对计数器和锁存器的工作，被测信号由计数器在单位时间内进行计数，为了防止输出结果的抖动通过锁存器锁存，最后译码模块经过译码后由数码管显示该次测量结果。本设计的核心器件为FPGA，其功能是实现在一定时间内对被测信号脉冲个数进行计数，并转化为相对应的频率值显示在8个数码管上。采用VHDL编程语言设计数字频率计，除了被测信号的整形部分、键输入部分和数码显示部分以外，其余全部在一个FPGA芯片上实现，整个设计过程变得十分透明、快捷和方便[3]。由于FPGA的优点，设计完成后能够不改变硬件电路，对系统进行各种改进，还可以进一步提高测量频率的精准度。最后设计完成后的数字频率计具有高速高速、精确、抗干扰性强、可靠、具有直接通过改变程序可以对频率计经行进一步改进等优点。并且伴随着大规模可编程逻辑器件（FPGA）技术的发展，现在基本已经能从根本上解决了单片机的限制问题[4]、[5]。 263数字频率计的设计与仿真3.1系统的整体设计结合前面的设计实现方案和课题设计要求达到的指标，得出数字频率计的原理框图如图3-1所示。被测信号FPGA晶振LED显示模块图3-1数字频率计的原理框图频率计能够测量三种类型的信号，分别为三角波、方波、和正弦波，为此需要将各种类型的被测信号通过放大整形电路转换成标准的TTL电平的方波信号，便于FPGA对信号脉冲的计数；根据频率计参数指标以及功能的描述，放大整形电路需要将最小为50mv的信号经过放大整形后变成5V的电平，并且前向通道输入电阻不小于100，第一级射级跟随器提高了输入阻抗，使其满足要求，使得信号基本上送入后级，在经过两级的放大使信号放大，最后经过施密特触发器整形成比较标准的方波信号，便于FPGA处理信号。图中时基信号发生器是用来产生控制计数器和锁存器使能端信号和计数器的清零信号；LED显示模块主要是用来显示结，其结构为8个数码管。由上述内容可得知，采用FPGA器件的数字频率计可以由三个模块组成，分别为输入模块用于信号的输入检测、整形、和转换模块；FPGA模块；显示模块包括BCD译码器和7段LED数码管。FPGA模块是本次设计系统的核心部分，其中包括了分频器、门控电路、计数器组成。分频器出来的信号作为等精度测频原理的预置闸门信号，连接到门控电路的时钟端，计数器为具有使能端的10进制计数器，标准频率信号从计数器时钟端CLK输入，经过整形后输入到另一个计数器的时钟端当预置闸门信号为高电平（预置时间开始）时，被测信号的上升沿通过触发器的输出端来启动计数器计数；当预置闸门信号为低电平（预置时间结束）时，被测信号的上升沿通过触发器的输出端关闭计数器计数[6]。 26表3-1各个模块的功能模块功能信号源模块F1MHz提供输入系统时钟进行50分频，产生1MHz信号。分频模块cnt将标准时钟分频，被测信号，控制信号。锁存器模块reg32b对计数模块的计数值进行寄存。门控制模块testctl控制计数器、锁存器模块的控制。计数模块cnt10对包含被测信号频率信息的脉冲进行计数。BCD译码模块scan8将BCD码译成数码管的显示数据。由表3-1可得出经过模块分化后系统的结构图如图3-2所示。计数模块门控模块分频模块寄存器模块BCD译码模块被测信号标准时钟显示图3-2模块划分后的结构框图3.2信号源模块设计信号源是产生1MHz的频率信号，由于本设最后要在EDA-1电路设计板上调试，而其自带时钟为50MHz，所以增加此信号源模块，即输入系统时钟（50MHz）进行分频，产生1MHz的信号。设计代码命名为F1MHz。图3-3中即为封装后的F1MHz。图3-3信号源模块该模块的引脚定义为：clkin为输入系统时钟50MHz信号。clkout为50分频后输出端的1MHz信号。其工作时序仿真图如图3-4所示。 26图3-4信号源模块仿真图系统的50MHz频率经过50分频得到1MHz的频率信号，达到了预期设想的效果。具体源代码见附录一-1。由于存在延时问题，分频工作时存在反应延迟。3.3分频器分频的功能是通过分频电路将输入信号的频率进行分频后再输出。本设计中的分频模块是将标准时钟分频，得到门控模块、被测信号所需要的标准时钟。本设计将1MHz的输入频率分别进行21分频(产生500KHz的输出频freq500k)、23分频(产生125KHz的输出频率freq125k)、25分频(产生31250Hz的输出频freq31250)、27分频(产生7812Hz的输出频率freq7812)、29分频(产生1953Hz的输出频率freq1953)、211分频(产生488Hz的输出频率freq488)、213分频(产生1Hz的输出频率freq1)。分频器工作流程如图3-5所示[7]。其中，n为分频系数。 26计数0~N-1初始值=1nbcd_out<=no1_bcd;when"001"=>bcd_out<=no2_bcd;when"010"=>bcd_out<=no3_bcd; when"011"=>bcd_out<=no4_bcd;when"100"=>bcd_out<=no5_bcd;when"101"=>bcd_out<=no6_bcd;when"110"=>bcd_out<=no7_bcd;when"111"=>bcd_out<=no8_bcd;whenothers=>bcd_out<="0000";endcase;endprocess;process(bcd_out)--译码模块begincasebcd_outiswhen"0000"=>q<="1000000";when"0001"=>q<="1111001";when"0010"=>q<="0100100";when"0011"=>q<="0110000";when"0100"=>q<="0011001";when"0101"=>q<="0010010";when"0110"=>q<="0000010";when"0111"=>q<="1111000";when"1000"=>q<="0000000";when"1001"=>q<="0010000";whenothers=>q<="1111111endcase;endprocess;en<='0';sel<=s1;enda;