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1、SOC的功耗分析低功耗SOC设计1)为什么需要低功耗？随着SOC的集成度与性能的不断发展，如今的SOC已达到百瓦量级。如Intel的Itanium2功耗约130瓦，这需要昂贵的封装，散热片及冷却环境。根据摩尔定律，每18个月晶体管密度增加一倍，而电源技术要达到相同的增速，需要5年，显然电源技术己成瓶颈。电路里的大电流会使产品的寿命和可靠性降低。电源的动态压降严重的时候还会造成失效。2)功耗从哪儿来？功耗一般分两种：来自开关的动态功耗，和来自漏电的静态功耗。而动态功耗乂可分为电容充放电(包括网络电容和输入负载)，还有当P/NMOS同时
2、打开形成的瞬间短路电流。静态功耗也可分为几类：扩散区和衬底形成二极管的反偏电流(Idiode),另外一类是关断晶体管中通过栅氧的电流(Isubthreshold)o芯片的漏电会随温度变化，所以当芯片发热时，静态功耗指数上升。另外漏电流也会随特征尺寸减少而增加。公式：Ptotal=Pdynamic+Pshort+PleakagePswitch=A*C*V2*FPshort=A(B/12)(V-2Vth)3*F*TPleakage=(Idiode+Isubthreshold)*V3)怎样减少功耗呢？首先定义对功耗的需求，然后分析不同的架
3、构，决定如下需求：systemtargettechnology,thenumberofpowerdomainstobeconsidered,targetclockfrequencies,clockdistributionandstructure,I/Orequirements,memoryrequirements,analogfeaturesandvoltageregulation•你还需要定义工作模式:如startup,active,standby,idle,andpowerdown等等，当然这些模式是由软硬件共同决定的。理想的解
4、决办法是不同工作模式下用不同的工作电压，但这乂会造成太过复杂的情况，比如你需要考虑不同电压区域隔离，开关及电压恢复，触发器和存储器的日常存储恢复中状态缺失，等等。简单一点来讲，你可以根据高性能/高电压和低性能/低电压来划分你的设计。接下来你可以考虑系统时钟结构，这对减少动态功耗很有用。你可以使用多个时钟域，降低频率，调整相位等等。一般处理器的软件接口控制都可做到这几点。别忘了可能出现的比如glitch,skew,等问题。一旦架构确定下來，就可以做RTLcodeT，当然目标还是低功耗。使用EDA工具时注意mutiplethreshol
5、dleakageoptimization,multiplesupplyvoltagedomains,locallatchbasedclockgating,de-cloneandre-clonerestructuring,operandisolation,andgatelevelpoweroptimization.我彳门一条条的来看：第一，mutiplethresholdleakageoptimization□库文件一般有三版：低Vth（快，大漏电），标准Vth,高Vth（慢，低漏电）。工具一般尽量用高Vthcell,而由于timin
6、g限制则需用低Vthcell•很明显，选库很重要。第二，multiplevoltagedomainso不同工作电压需要库的支持。不同电压区域的划分则需要前后端设计的协作。第三，locallatchbasedclockgatingo这是在成组的flopZ前加上特定白勺clockgatinglatch.第四，de-cloneandre-clonerestructuring。在layout之前'将localclockgating提到更高一级，以利于减少面积，为CTS建立“干净“的起始点。在具体布局时，对localclockgating进行
7、re-clone,以利于优化时钟树。第五,operandisolation□这一步通过一个通用控制信号，自动识别并关闭datapathelements和分层组合模块。第六，Classicalgateleveloptimization。改变单元尺寸，pinswapping,去除不必耍的buffer,合并门，加入buffer减少skew,调整逻辑等等。大规模集成电路多采用CMOS电路，对于CMOS电路来说，在执行某一任务期间，1个时钟周期的能量消耗为：式中:M为系统中门电路的个数，Cm为第m个门电路的负载电容，为第k个门电路每个时钟周期
8、的开关次数，Vdd为电路的电源电压值。可以看出，影响系统功耗的主要因素有工作电压、负载电容、门电路的开关次数和时钟数。这些参数就是进行SOC系统低功耗设计的出发点。SOC不同层次的低功耗设计影响系统功耗的参数调整主要是从系统级到物理级
