soc系统的低功耗设计new

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1、SoC系统的低功耗设计摘要：随着集成电路进入片上系统(SoC)时代，低功耗设计已经成为SoC设计的主题。当今的设计已经从过去的性能、面积二维指标转变为性能、面积和功耗的三维指标。本文探讨了片上系统设计中的低功耗设计策略，在晶体管和逻辑门级、寄存器传输级和系统结构级各设计抽象层次上阐述了低功耗设计所面临的问题，并给出了各级的低功耗优化策略。关键词：低功耗设计；片上系统；集成电路设计1.引言随着硅工艺水平的提高，单片IC实现更高性能和更多功能成为可能；另一方面，个人计算和通讯市场迅速膨胀，对高性能、多功能、便携式的电子设备具有越来越广泛的需求，单一芯片集成整个系统功能的“片上系统

2、”(SOC)应运而生。SOC固有的单芯片特征可大大提高系统性能、降低系统成本、功耗以及重量和尺寸，满足市场的需求，同时，又使得硅工艺能力得到释放，面向SOC的研发已成为学术界和产业界关注的热点。SOC固有的优势为未来应用提供了一个理想的实现平台。然而，在超深亚微米工艺条件下，应用传统的设计方法学实现片上系统，面临着设计、验证复杂度等许多难以有效解决的问题。现有的面向单一功能模块电路的设计方法学已不能满足SOC设计需求,因此,建立面向系统的新一代设计方法学势在必行。完整的设计方法学包括设计流程、设计工具和设计库等要素，能够满足产品性能、成本及上市时间等约束。随着功耗问题在深亚微

3、米工艺条件的系统设计中的瓶颈效应日益凸显，低功耗设计必然成为新一代SOC设计方法学的重要内容。本文针对SoC设计中的低功耗设计，首先分析了SoC中功耗的来源，然后分别在晶体管和逻辑门级、RTL级和系统结构级对相应的低功耗设计策略进行讨论。最后给出SoC系统中的低功耗设计策略。2.功耗来源功耗基本定义为能量消耗的速率，如下式所示：EPt-1-其中，ΔE为Δt时间内消耗掉的能量。当Δt趋于零时，公式代表瞬态功耗；否则，代表Δt时间内的平均功耗。两者意义不同，有不同的应用背景和优化策略。通常，以低功耗设计笼统地概括，实际研究可根据不同情况进行区分：a.瞬态功耗优化：目标是降低

4、峰值功耗，解决电路可靠性问题，如电迁移、热载流子等效应对电路可靠性造成的影响；b.平均功耗优化：目标是降低给定时间内的能量消耗(低能耗设计)，主要针对电池供电的便携电子设备，以延长电池寿命或减轻设备重量。CMOS工艺有四种功耗来源：漏电流功耗；短路电流功耗；Standby电流功耗；开关电容电流功耗。其中，前三种功耗所占比重较小，约占30%。因此，现有功耗优化技术主要面向占总功耗70%的开关电容电流功耗，此部分功耗源来自节点电容的充放电，其定量模型如式:12PCVfdd2其中，f为时钟频率，C为节点电容，α为节点的翻转概率，Vdd为工作电平。随着工艺水平的提高，次级物

5、理效应日益显著，使得前三项功耗来源所占比重有所增加，在功耗优化技术研究中也逐步得到重视。3.低功耗设计策略低功耗设计是一个复杂的系统问题。在设计流程上包括功耗建模、评估以及优化，在设计层次上包括从晶体管版图级到系统功能级的所有抽象层次。并且，功耗的优化与性能和面积等指标的优化密切相关，需要综合考虑。以下分别在晶体管和逻辑门级、RTL级和系统结构级讨论SoC的低功耗设计策略。3.1晶体管和逻辑门级晶体管和逻辑门级是在功耗、性能之间进行折中的最直接的层次，一般采取先进的制造工艺来降低功耗，比如，当采用更小的晶体管特征尺寸时，负载电容随之减小，使得电路的开关功耗随之减小。并且，当电

6、源电压从3.3V降到1.8V时，在相同频率下，功耗降低为原来的0.3倍。但降低电源电压会面临一些问题，若降低电源电压而阈值电压不变，则噪声容限会减小。因此阈值电压要随电源电压的减小而相应地减小。可是减小阈值电压会导致静态功耗呈指数级地增加。-2-调整晶体管的阈值电压可以有效地降低功耗，高阈值电压可以有效地减少电路的亚阈值漏电流功耗，因此，电路的非关键路径上可采用高阈值电压的逻辑器件，在关键路径上采用低阈值电压提高电路性能。另外，电源门控法也是晶体管级低功耗设计的常用方法，与时钟门控法相比，电源门控法不但能在电路进入空闲状态时彻底关掉动态功耗，还能有效地控制静态功耗。3.2寄存

7、器传输级寄存器传输级的低功耗设计目标是降低数据通路的跳变次数，常用的方法有可变电源电压、门控时钟、通路平衡和编码技术等。可变电源电压技术，以及多电源电压技术，多电源电压技术在许多规模和复杂度较高的SoC中得到了较多的应用；门控时钟采用锁存器是为了消除门控时钟输出的Glitch噪声，避免引入动态功耗；在组合电路中不同路径有不同的延时，这些不平衡的路径延时在路径的汇聚处会产生Glitch噪声带来大量的额外动态功耗，采用通路平衡技术，减少各路径的延时以此来减少Glitch噪声，进而可以减少动态功耗；低功耗编码