数字IC实验-指导

《数字IC实验-指导》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、实验：基于FPGA的七段显示译码器设计实验目的：1.掌握七段显示译码器的VerilogHDL描述方法2.学握Quartus_II软件的使用,在QuartusII中进行调试和验证3.利用杭州康芯GW48试验箱下载代码和验证实验工具：QuartusJI9.0,杭州康芯GW48实验箱实验原理：7段数码管是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能做十进制BCD译码,然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD屮來实现。实验步骤：1.新建项目工程

2、（1）先建一个文件夹。就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项冃的文件夹，注意：文件夹的命名及其保存的路径屮不能有中文字符。（2）再开始建立新项目工程,方法如右图点击:[File]菜单,选择下拉列表中的【NcwProjectWizard...]命令，打开建立新项目工程的向导对话框。选择项目工程保存位置、定义项目工程名称以及设计文件顶层实体名称。第二栏（项日工程名称）和第三栏（设计实体名称）软件会默认为与之前建立的文件夹名称一致。没冇特别需要，我们一般选择软件的默认,不必特意去修改。需要注意的是：以上名称的命名中不能出现中文字符，否则软

3、件的后续工作会出错。完成以上命名工作后，点击Next,进入下一步。第2步的工作是让你将之询己经设计好的工程文件添加到本项目工程里來，我们之询若没有设计好的文件，就甭理他，跳过这一步，直接点Next,再进入下一步。第3步的工作是让你选择好设计文件下载所需要的可编程芯片的型号，木实验所选型号为：CycloneIIIEP3C40Q240C8o第4步是让你选择第三方开发工具，我不需耍，直接点击Next,进入下一步。2.新建设计文件建立好一个新的项H工程后，接下来可以开始建立设计文件了。QuartusII软件可以用两种方法来建立设计文件，一种是利用软件自带的元器件库，

4、以编辑电路原理图的方式来设计一个数字逻辑电路，另一种方法是应用侦件描述语言（如VHDL或Verilog）以编写源程序的方法來设计一个数字电路。木实验采用VerilogHDL编写源程序。（1）创建VerilogHDL文件从File菜单中选择【New...】命令，打开新建设计文件对话框，如下图。

5、號ME洌S莎Z竝劇31wgrojectAssignmentsPtocessinglook蚩DQU0•decoder8.34SlrtlixII:AVTOProjectNasyatorIntity:—•d«cod«r83-必Hterrchy[色FiteJrfPDesignU

6、M：T■让&S►Compil«D«si(n-►AntlytisASyntFinlype

7、Kes”*ProcrtBDtrict(OpejTAdf■Flow

8、CMpil«tion©••••►Fitt«r(Place&卜・・■■—■I・・・II®—►Asseebler(Genex・・■[・■■1■・，•——「1・■・…・「■■S--►ClassicTimingA►EDAMtllislWrit□UART(2)编写VerilogHDL程序(3)保存VerilogHDL文件选择File-)Save,要求文件与模块名称-•致。3・项目工程编译设计好的程序若要让软件能认识并

9、检查设计的电路是否冇错误，盂要进行项忖工程编译，QuartusII软件能白动程序进行编译和检杳设计的正确性。方法如下：在［Processing】菜单下，点击【StartCompilation】命令，或直接点击常用工具栏上的□按钮,开始项H。编译成功后，点击确定按钮。1.功能仿真仿真是指利用QuartusII软件对我们设计的电路的逻辑功能进行验证，看看在电路的各输入端加上一组电平信号后，其输出端是否有正确的电平信号输出。因此在进行仿真之询，我们需要先建立一个输入信号波形文件。方法和步骤如下：1)在［File］菜单下，点击［New］命令。在随后弹出的对话框中,切

10、换到［OtherFiles］页。选中【VectorWaveformFile］选项，点击OK按钮。ProjectNavigator口Fil«zJ：

11、d@cod©r8J3.v

12、金Hie⑻两

13、[=1Fte$Design*as

14、表栏下方的空白处双击鼠标左键，打开编辑输入、输出引脚