数字逻辑第4章4.4.3状态编码

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1、第4章同步时序逻辑电路4.1时序逻辑电路的结构模型与分类4.2触发器4.3同步时序逻辑电路的分析4.3.1同步时序逻辑电路的分析方法4.3.2同步时序逻辑电路的分析举例1、24.3.2同步时序逻辑电路的分析举例3、44.4同步时序逻辑电路的设计4.4.1建立原始状态图和状态表4.4.2状态化简4.4.3状态编码4.4.4确定激励函数和输出函数4.4.5同步时序逻辑电路的设计举例4.5常用中大规模时序逻辑功能电路第4章同步时序逻辑电路4.4同步时序逻辑电路的设计4.4.3状态编码对最小化状态表中用字母或数字表示的状态指定一个二进制代码，称状态编码或称状态分配。状态编码后的最小化状

2、态表称为二进制状态表。状态编码有2个内容：1）确定状态编码的长度，即二进制代码的位数，也就是触发器的个数。状态编码的长度是由最小化状态表中的状态个数确定。设最小化状态表的状态数为N，状态编码的长度为m，状态数N与状态编码长度m的关系为：2m-1＜N≤2m。例如，若某状态表的状态数N=4，状态编码二进制代码的位数应为m=2。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计2）最佳的或者接近最佳的状态分配方案，这样：哪个状态用哪种二进制编码，有多种状态编码方案供选择。A:000110….B:010001….C:101000….D:111111…状态编码的长度确定以后，然后给每个状

3、态一个二进制数－状态编码。状态编码可以有多种方式，例如：状态编码是：对于一组状态，寻找一种好的，最佳的，接近最佳的状态编码方案。状态编码涉及到：状态编码的方案不同，所得到的输出函数和激励函数的表达式也不相同，从而使设计出来的时序逻辑电路的复杂程度也不相同。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计当状态数目较少时，可以研究各种可能的状态编码方案，从中选出一种最佳的方案。但是，当状态数目增大时，编码方案数急剧增多，要在众多的状态编码方案中找出一种最佳编码方案是困难的。工程上采用的方法是依据一定的状态分配（编码）原则来获得最佳或者接近最佳的状态编码方案。第4章同步时序逻辑电

4、路4.4同步时序逻辑电路的设计状态编码是在一种称为二进制状态分配表进行的。二进制状态分配表与卡诺图的结构相同，二进制状态分配表中使用的变量是yr…y1y0。在二进制状态分配表中，有公共边的两个小方块称为相邻。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计状态编码一般遵循如下的基本原则：(1)状态表中的两个现态，如果在相同外部输入(X=0或X=1)条件下，这两个现态的次态相同，则尽可能给这两个现态分配相邻的代码。例如：B、C现态，在X=0，次态为A。则B、C相邻。简称：“次态相同，现态相邻”第4章同步时序逻辑电路4.4同步时序逻辑电路的设计状态编码一般遵循如下的基本原则：

5、(2)状态表中的一个现态，如果在不同外部输入(X=0且X=1)条件下，这个现态的两个次态不相同，则尽可能给这两个次态分配相邻的代码。例如：A、C、D现态，在X=0且X=1时，次态不相同。则C、B－－A、D－－C、D相邻。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计状态编码一般遵循如下的基本原则：(3)状态表中两个现态，如果在不同外部输入(X=0且X=1)条件下，这个次态有相同的外部输出，则尽可能给两个现态分配相邻的代码。例如：A、D现态，在X=0且X=1时，输出相同。则A、D相邻。(4)状态表中出现次数最多的状态在状态编码上为逻辑0。第4章同步时序逻辑电路4.4同步时序

6、逻辑电路的设计例4-9对表4-278所示状态表进行状态编码。图4-403种状态分配方案第4章同步时序逻辑电路4.4同步时序逻辑电路的设计将图4-40b)分配方案：A：00，B：01，C：11，D：10，代入表4-27中，得到表4-28所示的二进制状态表。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计4.4.4确定激励函数和输出函数同步时序逻辑电路通过状态编码得到二进制状态表之后，选定触发器触发器，求激励函数和输出函数表达式。在：求激励函数和输出函数表达式之前，需要：用到触发器从现态yn转移到次态yn+1时所需的数据输入，这就是触发器的激励表。触发器的激励表可以从触发器的状

7、态表中推出。在触发器激励表中，触发器的现态yn和次态yn+1是自变量，触发器的输入作为因变量。表4-2930～表4-323列出了R-S触发器激励表、J-K触发器激励表、D触发器激励表和T触发器激励表。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计需要记住！第4章同步时序逻辑电路4.4同步时序逻辑电路的设计例4-10选用D触发器，求出表4-33所示二进制状态表的激励函数表达式和输出函数表达式。第4章同步时序逻辑电路4.4同步时序逻辑电路的设计例4-10选用D触发器，求出表