数字电路设计中的基本概念

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1、数字电路设计中的基本概念周晓波电信学院xbzhou@bjtu.edu.cn516836267/21/20211Contents建立时间和保持时间1FPGA中的竞争和冒险现象2如何处理毛刺3清除和置位信号4触发器和锁存器57/21/20212建立时间和保持时间建立时间：建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间保持时间：保持时间（holdtime）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间7/21/202137/21/20214example关于建立时间保持时间的考虑题目：时钟周期为T，触发器D1

2、的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问：触发器D2的建立时间T3和保持时间T4应满足什么条件？7/21/20215分析Tffpd：触发器输出的响应时间，也就是触发器的输出在clk时钟上升沿到来之后多长的时间内发生变化并且稳定，也可以理解为触发器的输出延时。Tcomb：触发器的输出经过组合逻辑所需要的时间，也就是题目中的组合逻辑延迟。Tsetup：建立时间Thold：保持时间Tclk：时钟周期建立时间容限：相当于保护时间，这里要求建立时间容限大于等于0。保持时间容限：保持时间容限也要求大于等于

3、0。7/21/20216图17/21/20217建立时间由上图可知，建立时间容限＝Tclk-Tffpd(max)-Tcomb(max)-Tsetup，根据建立时间容限≥0，也就是Tclk-Tffpd(max)-Tcomb(max)-Tsetup≥0，可以得到触发器D2的Tsetup≤Tclk-Tffpd(max)-Tcomb(max)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Tsetup≤T-T2max。7/21/20218图27/21/20219保持时间由上图可知，保持时间容限+Thold＝Tffpd(min)+Tcomb(m

4、in)，所以保持时间容限＝Tffpd(min)+Tcomb(min)-Thold，根据保持时间容限≥0，也就是Tffpd(min)+Tcomb(min)-Thold≥0可以得到触发器D2的Thold≤Tffpd(min)+Tcomb(min)，由于题目没有考虑Tffpd，所以我们认为Tffpd＝0，于是得到Thold≤T2min。关于保持时间的理解就是，在触发器D2的输入信号还处在保持时间的时候，如果触发器D1的输出已经通过组合逻辑到达D2的输入端的话，将会破坏D2本来应该保持的数据。7/21/202110结论建立时间：触发器在时钟沿来到前，其数据输入

5、端的数据必须保持不变的时间;决定了触发器之间的组合逻辑的最大延迟.保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间.决定了触发器之间的组合逻辑的最小延迟.7/21/202111Contents建立时间和保持时间1FPGA中的竞争和冒险现象2如何处理毛刺3清除和置位信号4触发器和锁存器57/21/202112FPGA中的竞争和冒险现象信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在

6、这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。7/21/202113如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。7/21/2021147/21/2021157/21/202116可以概括的讲，只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。将它们的输出直接连接到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。7/21/202117冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口

7、对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。7/21/202118Contents建立时间和保持时间1FPGA中的竞争和冒险现象2如何处理毛刺3清除和置位信号4触发器和锁存器57/21/202119如何处理毛刺通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。7/21/202120毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。7/21/202121D触发器的D输入端对毛刺不敏感。根

8、据这个特性，我们应当在系统中尽可能采用同步电路，这是因为同步电路信号的变化都发生在时钟沿，只要