数字电路设计中需要考虑的问题

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1、a.FPGA内部资源要比较清楚b.FPGA型号1)竞争与冒险在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。同一信号经过不同路径所需时间不同正是竞争产生的原因，如果没有传输及门延时，就没有逻辑冒险了，那么(~A)A=0就没有毛刺了但是F=AB完全按照真值表，A与B几乎同时变化的话，还是会有毛刺的表达式出现L=(~A)A（偏0冒险）或者L=(~A)+A，（偏1冒险）则称出现A冒险，其他信号取特定稳定值时（比如B=1,C=0）解决办法：a.消除互补项，（通过增加冗余

2、）或者根据卡诺图，出现相切的圈，增加圈使其相交即可b.输出端加滤波电容c.加选通控制，使得输出在输入稳定后才有效F=AB+(~A)C，当B=C=1时，可改写为F=(~A)+A，为1冒险，可以加上1电平，故可以加BC项，且不会影响逻辑F=AB+(~A)C+BCF=(A+B)((~A)+C)，当B=C=0时，F=(~A)A，为0冒险，可以乘上（B+C），不会改变其逻辑F=(A+B)((~A)+C)(B+C)L=A(~C)+(~A)B+(~A)C上述L,不会出现B冒险和C冒险功能冒险的判断：功能冒险是当多个输入信号同时变化的瞬间，由于变化快慢不同而引起的冒

3、险。F=AC+(~B)C中，当ABC：000->001->011则F:0->1->0（偏0冒险）F=A+B当AB01->00->10竞争冒险的危害：使对脉冲敏感的系统出现误动作，如时钟端口、清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错但是D触发器对毛刺不敏感，除非毛刺出现在时钟上升沿，且满足建立时间和保持时间才会影响系统通常毛刺都比较短几ns，一般不满足建立时间和保持时间才会影响系统故用D触发器读取组合逻辑的输出信号，可以大大减少毛刺，类似于将异步电路转化为同步电路2)TTL(Transistor-TransistorLogic)

4、TTL电路是电流控制器件，TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大;TTL电路额定高电平和低电平分别是2.4v和0.4v，最小可识别电平（即临界可识别电平）是2v和0.8v。即系统本身高电平识别是2.4v，但若一个信号受噪声叠加后呈现是2v的电压，此时也可识别为高电平；低电平额定识别是0.4v，若一个信号受噪声叠加后呈现0.8v的电压时，也可以识别出是低电平。噪声容限是0.4v，就是说可以容许信号电平上有叠加上小于0.4v裕度的噪声CMOS芯片的噪声容限比TTL通常大，因为VOH是离电源电压较近，并且最小值是离零较近。(VOH可

5、以认为是额定高电平，类似于TTL的2.4V)数字电路中，由TTL电子元器件组成电路使用的电平。电平是个电压范围，规定输出高电平>2.4V,输出低电平<0.4V。在室温下，一般输出高电平是3.5V，输出低电平是0.2V。最小输入高电平和低电平：输入高电平>=2.0V，输入低电平<=0.8V，噪声容限是0.4V。CMOS电路：1逻辑电平电压接近于电源电压，0逻辑电平接近于0V。而且具有很宽的噪声容限。通常TTL与CMOS都是指Vcc=5V时的情况，对于Vcc=3.3V时的情况，是LVTTL和LVCMOS，其实还有Vcc=2.5V时的LVCMOSCMOS:

6、Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。噪声容限接近1VLVCMOS:Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。LVCMOS:Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。TTL：Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。LVTTL：Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。LVTTL：Vcc：

7、2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。从以上数据可以看出LVTTL与LVCMOS是可以相互驱动的，是兼容的，但是:TTL不能驱动CMOS，虽然CMOS可以驱动TTLVcc=5V时，TTL电路驱动COMS电路时加上拉电阻1.5K-4.7K，这样就没有问题了（只要拉高原先的2.4V到3.5V就可以啦！）另外3.3VLVCMOS可以直接驱动5V的TTL电路1）TTL电路是电流控制器件，而CMOS电路是电压控制器件。　　2）TTL电路的速度快，传输延迟时间短(5-10ns)，但是功耗大。　　CMOS电路的速

8、度慢，传输延迟时间长(25-50ns),但功耗低。　　CMOS电路本身的功耗与输入信号的脉冲频率有关，频率越