VHDL语言技术实验指导书

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1、序言PLD（可编程逻辑器件）是与ISP（在系统可编程）技术和EDA（电了设计口动化）工具紧密结合、同时进行的。它代表了数字系统设计领域的垠高水平，给数字屯路的设计带来了革命性的变化。从70年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA,数字系统的设计发生了本质的变化。从传统的对电路板的设计到现在的基于芯片的设计，使得数字系统设计的效率大大提高，产品更新速度大大加快，设计周期大大变短。所以，同学们学习本课程有着非常重耍的意义。本实验不同于其它实验，他的实验手段和实验方法都冇了重大的变化，主要体现在以下几个方而：首先：实验方法不同本实验是在PC平台上，

2、用原理图或文本进行输入，然后进行编译，通过之后再进行波形仿真，如有缺陷，再回过头去对源文件进行修改。其流程图如2其次：实验手段不同本实验是利用ISP技术、采用EDA工具、应用PLD器件，在PC平台上进行的。第三：本实验课的目的学生学习完本实验课后，应达到如下的要求：1、能熟练使用本实验的配套EDA软件ISE；2、掌握PLD芯片的基木使用方法，能用现代数字系统的设计方法进行基木的数字系统设计；3、掌握图形编辑和VHDL文本编辑，重点是VHDL文本编辑；4、貝备基本的开发能力，为后续学习打卜•坚实的基础；实验数据选择器的设计一、实试验目的1、熟悉ISE软件的使用方法；2

3、、通过二选一数据选择器的设计了解PLD设计的全过程;二、实验器材：PC机一台，EDA教学实验系统一台，导线若干三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件(PLD),采用在系统可编程技术(ISP),利用电子设计口动化软件(EDA),在计算机(PC)平台上进行的。因为本实验是在计算机平台上进行，因此实验方式，实验手段和实验仪器与传统的实验有很大的区别，主要休现在以下儿个方面：1、实验器材集屮化，所有实验基本上在一套实验设备上进行。传统的实验每作完一个实验，实验器材基本上都要变动（个别除外）。而做本实验时，只要

4、在计算机上把不同的程序输进去，其它步骤所有实验都一致；2、实验耗材极小（基本上没有耗材）；3、在计算机上进行，自动化程度高，人机交互性好，修改、验证实验简单；4、下载后，实验结果清晰；5、实验仪器损耗少，维护简单；四、实验内容熟悉ISE软件的使用方法:（-）新建工程1.1点击File——〉NewProject,如图所示:1.2在弹出的对话ProjectName屮输入工程名称，ProjectLocation为工程保存位置，可以默认位置或口行更改位置。Top-levelsourcetype为顶层资源类型，默认为HDL,不必更改。如图所示：1.3点击Next按钮，进入工程

5、的进一步设置，如图所示:选择器件家族（Family）、具体器件名称（Device）＞封装形式（Package）＞速度（Speed）.综合工具（默认就彳亍）、仿真工具（Simulator）（默认使用ISE占带的仿真工具、也可以选择使用Modesim）。1.4设置完成点击Next,—路Next直到点击Finisho（二）建立VHDL源程序2.1新建工程后，在ISE软件左侧Source屮的器件名上单击右键弹出对话框，如图所示：JrIX

6、Filename:MoreInfoICancel选择NewSourceo2.2在弹出的对话框中选择VHDLModule

7、,FileName中键入VHDL文件名称。如图所示:唇NewSourceWizard-SelectSourceType回SchematicinstateDiagramTestBenchWaveFormUserDocumentVerilogModuleV

8、VerilogTestFixture3VHDLModule^]VHDLLibrary可VHDLPackage闔VHDLTestBench

9、yAddtoprojectLocation默认就行，一路点击Next完成新建VHDL模块。2.3冋到ISE环境，我们可以看到一个有待完成的VHDL程序，该程序已经包含了头文件，实体

10、和结构体的定义，需要我们添加端口和结构体的具体实现。也可以删除这些内容，拷贝已经写好的VHDL程序到英屮，然后保存文件。（-）VHDL程序的综合与仿真3.1程序的综合双击ISE环境左侧Processes下的Implementdesign屮的Synthesize-XST,或右键点击再选择Rim,如果程序没有错误则会综合通过，如果程序出错，口J点击1SE环境左下的Errors进行查看。如图所示：Xilinx-ISE-F:shuxuanshuxuanshuxuan.ise-[shuxuan.vhd]FileEditViewProjectSourceProcess