基于veriloghdl的fpga设计基础实验指导书

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1、vv基于Verilog_HDL的FPGA设计基础>>实验指导书电子工程学院微电子系1、本实验指导书用于《基于Verilog_HDL的FPGA设让基础》课程内实验指导。2、实验指导书主要内容只包括大纲所列课内基木实验，学生自选实验题口可由学生口由选择，并参考木课程网站所提供的复杂电路设计实例完成。3、实验所用EDA工具的使用方法均配有屏幕录像视频，可配合实验指导书一起使用。实验报告格式和要求实验报告要求采用按“设计规范”的方式撰写，具体格式和要求如下：第一页：实验题目版本vl.O专业：班级：姓名:学号：日期第二页开始：一、功能描述：应简要，但全面的描述实验题目要完

2、成的功能。二、设计方案：（如果题廿复杂，可分为总体设计方案和详细设计方案）对设计思想，方法以及所设计电路的基本结构进行描述，辅以总体设计框图，子模块框图（多模块的复杂设计情况）以及管脚列表进行说明。三、验证方案：给出验证设计的基本思想和方法，仿真用例等。如果是需要下载到开发板上的实验，要给出开发板型号、管脚分配的.Udf文件四、设计代码：带有注释的设计和仿真代码。五、仿真结果分析1＞逻辑仿真结杲：在Modelsim中对设计仿真，对照验证方案对仿真结杲进行分析说明。2、下载验证：对下载到开发板上的设计仿真结果进行说明，最好配有结果照片。LLibraryNamewo

3、rkftoatfixiibmt)OvmmtlPAmt)UPFvital2000modelsimjibstdstd_developerskit[Type[PathLibraryworkLibrarySMODEL_TECH/.・/AoatfixlibLibrarySMODEL.TECH/../avmLibrarySMOOELJTECH/../ovm-2.0.1Library$MODELJTECH/../paJibLibrarySMODEL_TECH/../upfjibLibrarySMODEL_TECH/.・/wv」tdLibrarySMODEL_TECH/.・/v

4、ital2000LibrorySMODEL_TECH/../ieeeLibrarySMODEL^TECH/.・/modelsim」ibLibrarySMODEL_TECH/../stdLibrarySMODEL_TECH/.・/std_deveioperskitLibrarySMODEL_TECH/../synopsysLibrarySMODELJTECH/.・/verilogProject]1Transcript#//#Loadingprojectnxnk>_read_transModelSim>Project:nmb_read_trans)

5、Loaded>2、创建工程1)点击Fi1e~>new->project,弹出下面窗口:实验一熟悉Modelsim仿真环境一、实验目的熟悉Modelsim仿真环境，为后续的屯路设计、仿真等工作打好基础。二、实验要求1、学会使用Modelsim仿真器的基本功能；2、按照仿真程序的结构编写仿真程序。三、实验原理ModelSimHDL仿真工具同时支持VHDL和verilog两种硬件描述语言的仿真及混合仿真。它们的仿真步骤基本一致。在此只给出verilog的仿真步骤。1、打开Modelsim工具,显示如下界面:QiModelSimSEPLUS6.5F

6、ileEditViewCompileSimulateAddLibraryT^olsLayoutWindowHelp□▼口诫Q戲:*齡虧O二；轴劭电於吹Ex：B牝Layout

7、NoDeslgn2）在窗口中敲入工程名和工程存储的目录地址，点击OK按钮，弹出如下寸AdditemstotheProjectClickontheicontoadditemsofthattype:DCreateNewFileCreateSimulation□AddExistingFiletJCreateNewFolderClos已3）如果已经编写好程序代码,直接点击"addexistingfi

8、le",弹出如F窗口：葫AddfiletoProject点击Browse按钮选择编辑好的代码文件，然后点击0K。如果没有编辑好的代码，需要在仿真工具中编辑，点击ucreatenewfilev,弹出如下窗口:敲入代码文件名，并在〃addfileastype"栏选择verilog格式，点击OK,出现如下画面：然后双击文件名，对文件进行编辑。3、编译文件1）点击按钮匮编译所有工程下的文件；2）点击按钮够I对单个文件进行编译。编译结果如下窗口所示：#Compileoftt.vwassuccessful.#Compileoftsz.vfailedwith1errors.#

9、2compilesr1f