【精品】EDA技术实验指导书(李余编)

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1、实蠶指导书李雪梅余江编乐山师院物电系二零零四年九月目录实验一、1位全加器原理图输入设计1实验二、2选1多路选择器VHDL设计4实验三、D触发器的VHDL设计5实验四、含异步清0同步时钟使能的4位加法计数器设计7实验五、7段数码显示译码器设计8实验六、2位数的十进制计数器的设计10实验七、数控分频器的设计12实验八、用状态机实现序列检测器的设计13实验九、用状态机对ADC0809的采样控制电路实现15实验十、秒表设计17实验十一、计时电路设计18实验十二、电子抢答器设计19实验十三、等精度频率计设计20附录A实验电路结构图25附表一是GW48CK/GK/PK系统(万能接插口与结构图信号

2、/与芯片引脚对照表)32附录BGW48—EKEDA实骑开发系统原理与使用简介34实验一、1位全加器原理图输入设计一、实验目的:熟悉利用MAX+plusII的原理图输入方法设计简单组合电路,掌握层次化设汁的方法,通过1位全加器的设计把握利用EDA软件进行电路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载,硬件验证自己的设计项目。二、实验原理:设计1个半加器文件名为h_adder作为底层元件,在顶层编辑窗口中设计完成1位全加器的原理图设计。三、实验内容:1、按MAX+plusII的原理图输入方法与流程设计1位半加器电路,包括原理图输入、编译、综合、适配、仿真、实验板上的硬

3、件测试,并将此半加器电路设置成一个硬件符号入库。半加器参考原理图如下:2、利用以上获得的1位半加器构成1位全加器,并完成编译、综合、适配、仿真、实验板上的硬件测试。全加器的顶层设计参考原理图如下:3、选实验电路模式5,键1、键2、键3(PIOO/1/2)分别接ain、bin、cin,通过查表得到对应的引脚号为8、9、10;发光二极管D2、DI(PIO9/8)分别接sum和coun,通过查表得到对应的引脚号为21、20。4、1位全加VHDL文本输入设计:(不做)LIBRARYIEEE;USEIEEE•STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INS

4、TD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREful;--半加器描述LIBRARYIEEE;USEIEEE•STD_LOGIC_1164.ALL;ENTITYadderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);LIBRARYIEEE;USEIEEE.STD_LOGIC_1164・ALL;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LO

5、GIC);ENDENTITYf_adder;ARCHITECTUREfdlOFf_adderISCOMPONENTh_adderPORT(atb:INSTD_LOGIC;cotso:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(且,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT:SIGNALd,e,f:STD_LOGIC;BEGINul:h_adderPORTMAP(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderPORTMAP(a=>e»b=>cin,co=>f,so=>su

6、m);ENDENTITYadder;ENDARCHITECTUREfdl;u3:or2aPORTMAP(a=>d,b=>f,c=>cout);OKCancelEP1K10TC100-3EP1K10TC100-3EP1K10TC100-2EP1K10TC100-1EP1K10TC144-3SDeviceOptions...MigrationDevice...厂ShowOnlyFastestSpeedGrades厂MaintainCurrentSynthesisRegardlessofDeviceorSpeedGradeChangesDeviceFamily:側諺凰3Devices:Au

7、toDevice...EditChips»IARCHITECTUREfhlOFadderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfhl;四、实验步骤:(一)进入WINDOWS操作系统,打开Max+plusTTo1、启动Fileprojectname菜单,输入设计项目的名字。点击AssignDevice菜单,出现图2-1—1对话框,依据设计要求选择器件。(本实验一律选用EP1K30TC144

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