VerilogHDL硬件描述-元件例化与原理

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1、VerilogHDL硬件描述语言第四讲长江大学电信学院10/6/20211第三讲回顾1、LED动态扫描的原理2、一个实例—LED动态扫描（8位）3、实验硬件平台4、硬件框图5、软件框图6、用verilog语言实现LED动态扫描（重点）10/6/20212本节课计划：1、分析具体实例—电子钟2、演示设计效果。3、分析语言。4、以解决具体问题为导向进行学习。10/6/20213电子钟实例1、一个实例—电子钟2、实验硬件平台3、硬件框图4、软件框图5、用verilog语言实现电子钟（重点）10/6/202141、一个实例—电子钟1

2、.利用动态扫描方法在八位数码管上显示出时钟：如12.54.3210/6/202152、实验硬件平台10/6/202163、硬件框图FPGALED详细图片加驱动电路板书（略）10/6/202173、硬件框图1、FPGA的外围电路2、LED数码管的结构（8段数码管）3、FPGA与LED直接连接（利弊）4、FPGA与LED之间采用简单驱动连接。（段码通常采用74LS573,位选通常采用74LS04，或者三极管）10/6/202183、LED动态扫描的原理图10/6/202193、LED动态扫描的原理图10/6/2021104、软件

3、框图40M晶振分频秒脉冲60分频60分频24分频显示秒显示分显示时10/6/2021115、用verilog语言实现电子钟（重点）1、VerilogHDL设计流程2、模块的输入输出端口3、各模块简介4、功能仿真5、举一反三10/6/2021121、VerilogHDL设计流程自顶向下(Top-Down)设计10/6/2021131、本系统中涉及的模块1、40M分频模块2、60进制分频模块3、24进制分频模块4、显示模块（略）10/6/2021142、模块的输入输出端口moduleclock(clk,rst,dataout,e

4、n);;//定义模块名inputclk,rst;output[7:0]dataout;output[7:0]en;//COM使能输出………………//定义模块功能endmodule10/6/2021153、各模块简介3.140M分频模块count<=count+1;if(count>=32'h2625A00);//(计算器)beginsecond_impulse<=~second_impulse;count<=0;end//演示过程10/6/2021163.140M符号文件1、定义引脚并编译2、注意设置未使用的引脚：Assin

5、ments/setting/device/deviceandpinoptions3、如果不设置未使用的引脚，会引起芯片发热，功耗增加等系列问题。10/6/2021173.140M符号文件的仿真功能仿真的步骤如下：1、新建一个仿真文件；2、设置需要仿真的信号，保存文件；3、使用Processing>GenerateFunctionalSimulationNetlist菜单，生成不包含时序信息的功能仿真网表；4、使用Assignments>Setting命令，打开Setting对话框；5、在设置分类列表中，选择Simulator

6、Settings；6、在Simulatormode中选择Functional；7、在Simulatorinput中，指定矢量波形源文件；8、按ok按钮，完成设置；9、使用Processing>Start>StartSimulation命令启动仿真。10、每次程序修改后，需要重新进行第3步。10/6/202118仿真波形如下图所示10/6/2021193.260进制分频模块count<=count+1;output_impulse<=0;if(count>=8'd59)beginoutput_impulse<=1;count<

7、=0;endend10/6/2021203.324进制分频模块同60进制模块10/6/2021214、功能仿真功能仿真的步骤如下：1、新建一个仿真文件；2、设置需要仿真的信号，保存文件；3、使用Processing>GenerateFunctionalSimulationNetlist菜单，生成不包含时序信息的功能仿真网表；4、使用Assignments>Setting命令，打开Setting对话框；5、在设置分类列表中，选择SimulatorSettings；6、在Simulatormode中选择Functional；7、

8、在Simulatorinput中，指定矢量波形源文件；8、按ok按钮，完成设置；9、使用Processing>Start>StartSimulation命令启动仿真。10、每次程序修改后，需要重新进行第3步。10/6/2021225、举一反三1、关于仿真的设置问题（clk驱动,仿真周期：最