三人表决器实验

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1、三人表决器实验我们实验采取3种输入方式:原理图方式,VHDL方式,VerilogHDL.你可以只看一种.下面我分别一一介绍三人表决器的功能描述三个人分别用手指拨动开关SW1、SW2、SW3来表示自己的意愿，如果对某决议同意，各人就把自己的指拨开关拨到高电平（上方），不同意就把自己的指拨开关拨到低电平（下方）。表决结果用LED（高电平亮）显示，如果决议通过那么实验板上L2（黄灯）亮；如果不通过那么实验板上L1（红灯）亮；如果对某个决议有任意二到三人同意，那么此决议通过，L2亮；如果对某个决议只有一个人或没人同意，那么此决议不通过，L1亮。1.1采用原理图设计

2、三人表决器我们根据三人表决器的直值表，可以通过卡诺图化简可以得到：L2=SW1SW2+SW1SW3+SW2SW3L1=_L2那么我们可以在MAX+plusII中用原理图实现上面的三人表决器下面仅把和VHDL不同的详细写下，相同或基本相同的就一带而过：（1）打开MAX+plusII（2）新建一个图形文件：File菜单>new新建文件时选择GraphicEditorfile点OK（3）输入设计文件我们现在在图形文件中输入电路，我们这个电路需要AND2、OR3、NOT三个逻辑门电路和输入输出端，你可以Symbol->EnterSymbol（或者双击空白处）弹出窗

3、口：在SymbolName中输入and2，点OK同样可以加入or3、input、output、not对input、output，鼠标左键双击PIN_NAME，那么PIN_NAME被选中，并且变黑，然后输入你要改的名字，如SW1把元件拖动到合适位置，将光标放到元件的引线出，可以发现光标变为十字星，此时摁住左键就可以进行连线。最后的电路图如下图（4）保存文件：保存为majority_voter.gdf,AutomaticExtension选.gdf把文件设为当前工程：FILE->PROJECT->SETPROJECTTOCURRENTFILEMAX+PLUSI

4、I的标题条将显示新的项目名字至此，程序输入就已经完成了（5）检查编译指定下载的芯片型号指定芯片的管脚（参见10分钟学会PLD设计2－设计的编译）此时的图形为：下图为SW1放大的图，其中majority_voter@41中前部分为设计的文件名，后面41为EPM7128SLC84-15的41脚，也就是说电路图中SW1被指定到EPM7128SLC84-15的41脚（而实验板上41脚被连接到指拨开关SW1上了，这样电路图上SW1就和实验板上的硬件SW1实现了连接）。1.2采用VHDL设计三人表决器打开MAX+plusII,在开始菜单内选择MAX+PLUSII项，开

5、始运行MAX+PLUSII（如下图）你最好把图标放到桌面上，以后直接双击MAX+PLUSII图标就可以运行软件了在MAX+PLUSII上点右键，选择发送到->桌面快捷方式（如下图），那么你桌面上就看到MAX+PLUSII了。3.2新建VHDL文档（图形和verilog-HDL设计的过程见后面的部分）FILE->NEW或者点下图的新建图标：连后选择TextEditorFile文件，点OK如下图3.3输入设计文件在文本窗口中输入以下VHDL源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--****************

6、*****************************ENTITYmajority_voterIS  PORT(SW:INstd_logic_vector(3DOWNTO1);        L:OUTstd_logic_vector(2DOWNTO1));        --L2isayellowLEDANDL1isaREDLEDENDmajority_voter;--*********************************************ARCHITECTUREconcurrentOFmajority_voterISBEGIN  

7、  WITHSWSELECT      L<="10"WHEN"011",              "10"  WHEN"101",              "10"  WHEN"110",              "10"  WHEN"111",              "01"WHENOTHERS;  ENDconcurrent;--*********************************************如下图3.4保存文件FILE->SAVE，或点工具栏上的存盘符号存盘符号把文件保存为majority_voter.vhd（路

8、径中不要有中文字符，AutomaticExtension选.vhd