时序逻辑——锁存器、触发器

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1、第三章时序逻辑3.1锁存器、触发器3.2寄存器和移位寄存器3.3计数器3.4同步时序逻辑分析3.5同步时序逻辑设计3.1.1锁存器的基本特性3.1.2基本SR锁存器3.1.3门控SR锁存器3.1.4门控D锁存器3.2.3触发器3.2.4触发器的应用和时间参数3.1~2锁存器、触发器“1”状态：Q=1，Q=0“0”状态：Q=0，Q=12.有两个稳定状态3.有两个输入信号，置“0”端和置“1”端逻辑符号3.1.1锁存器的基本特性1.有两个互补的输出端QQ置0端置1端4.在输入信号的作用下，双稳态锁存器可以从一个稳定状态转换到另一个稳定状态。锁存器是具有两个稳定状态的电路器件，能记忆一位二进制数

2、。通常，把在输入信号发生变化前的锁存器状态称为现态，用Ｑn和Ｑn表示；把输入信号发生变化后的锁存器状态称为次态，用Ｑn+1和Ｑn+1表示。用X表示输入信号的集合，则锁存器的次态方程为：Ｑn+1＝f（Ｑn，X）次态方程又称为状态方程、特征方程。SRQQ功能表Qn(保持)11Qn0（置0）10×1（置1）01×不稳Qn+100×SRQn1001QRSQSR锁存器的状态方程：Qn+1＝S＋RQnSR锁存器的约束条件：R＋S＝1Qn+1=S•R•Qn=S+R•QnR+S=1（约束条件）SRQn01000111101110Φ00Φ3.1.2基本SR锁存器Qn+1＝S＋RQn逻辑图SRQQ1010状态

3、方程逻辑符号QQSRSR卡诺图R,S至少有一个1,不能同时为0Q2tpdtpd2tpdtpdRSQ波形图转换条件锁存器状态状态转换方向状态转换图S＝0R＝1S＝１01R＝0S＝1R＝1S＝1R＝1QRSQ逻辑图功能表Qn(保持)110（置0）101（置1）01不稳Qn+100SR输入低电平有效的SR锁存器（与非门）输入低电平有效的SR锁存器（与非门）QRSQ功能表Qn(保持)110（置0）101（置1）01不稳Qn+100SR置0置1保持置0保持输入00组合为禁止态逻辑符号QQSRSRQn+1＝S＋RQn状态方程SRQQ不确定特点：置1置0时SR互为相反QRSQ输入低电平有效的SR锁存器（

4、非或门）功能表Qn(保持)110（置0）101（置1）01不稳Qn+100SR功能表Qn(保持)111（置1）100（置0）01不稳Qn+100SR输入高电平有效的SR锁存器（或非门）QRSQ逻辑符号QQSRSR逻辑符号SRQQSR3.1.3门控SR锁存器2）当EN=1时：锁存器的逻辑功能与SR锁存器相似，区别在于S、R端信号为高有效。QRSQ12ENSR34其状态转换受使能信号控制的锁存器称为门控锁存器。功能表11100101Qn（保持）Qn+10××ENSRS＝1R＝001EN＝1EN＝0EN＝0S＝0R＝1EN＝11）当EN=0时：锁存器保持原来状态不变；门控SR锁存器逻辑图ENQR

5、SQSR基本SR锁存器Qn(保持)110（置0）101（置1）01不稳Qn+100SR门控SR锁存器11100101Qn（保持）Qn+10××ENSR置1置0保持是否还有禁止态？保持SRQQENSRQQC状态方程即EN＝1时Qn+1＝D3.1.3门控D锁存器ENQRSQSRD功能表(EN=1)不稳111（置1）100（置0）01Qn（保持）Qn+100SR功能表111010Qn+1END0×Qn转换条件锁存器状态状态转换方向D=101D＝１D＝0EN=1D＝0DQQEN具有置0、置1功能，且克服了禁止态。置1保持置0保持DCQQ门控锁存器存在的问题Qn+1＝D（EN＝1）ENDQ跟随特性透

6、明性主从触发器边沿触发器DDENCQQ为了提高了电路的可靠性，希望锁存器在门控信号的有效边沿期间只发生一次状态改变，因而引入了触发器。输出期：当CLK=0时，第一个触发器处于锁存状态，QM保持CP=0前的状态，但第二个触发器透明，Q=QM将取样期取得的D信号值输出。QM为主触发器,Q为从触发器取样输出取样输出CLKDQMQ主从D触发器取样期：当CLK=1时，第一个触发器透明，QM随输入信号D变化，此时第二个触发器处于锁存状态，不接受输入信息，Q保持原来的状态不变。3.1.4主从触发器输出的状态取决于时钟脉冲下降沿到来之前的D输入值DQ¬¬CDQCLKCDDQMDCQQ透明3.2边沿触发器

7、上升沿触发：时钟脉冲的从低到高的跳变（正沿）触发器做状态翻转；ENDQ透明透明透明保持保持触发器：边沿方式工作的同步双稳态器件。可记忆一位二进制数。同步：触发器的记忆时刻按时钟脉冲（CLK)规定的起始指示点（脉冲边沿）来改变。下降沿触发：时钟脉冲的从高到低的跳变（负沿）触发器做状态翻转；CLKDQ置0置1置1保持保持3.2.1SR触发器2）其他时刻触发器保持原状态。其状态转换受脉冲边沿信号控制的锁存器称为触发器。1）当时