Altera FPGA引脚定义

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1、AlteraFPGA引脚定义 2011-02-2815:20:331.用户I/O：通用输入输出引脚。2.配置管脚：MSEL[1:0]用于选择配置模式，比如AS、PS等。DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚。DCLKFPGA串行时钟输出，为配置器件提供串行时钟。nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。nCEO下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器

2、件的nCEO悬空。nCE下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。nCNFIG用户模式配置起始信号。nSTATUS配置状态信号。CONF_DONE配置结束信号。3.电源管脚：VCCINT内核电压。130nm为1.5V，90nm为1.2VVCCIO端口电压。一般为3.3V，还可以支持多种电压，5V、1.8V、1.5VVREF参考电压GND信号地                     4.时钟管脚：VCC_PLLPLL管脚电压，直接连VCCIOVCCA_PLLPLL模拟电压，截止通过滤波器接到VCCINT上

3、GNDA_PLLPLL模拟地GNDD_PLLPLL数字地CLK[n]PLL时钟输入PLL[n]_OUTPLL时钟输出5.特殊管脚：VCCPD用于寻则驱动VCCSEL用于控制配置管脚和PLL相关的输入缓冲电压PROSEL上电复位选项NIOPULLUP用于控制配置时所使用的用户I/O的内部上拉电阻是否工作TEMPDIODEN用于关联温度敏感二极管*********************************************************************************1/1.I/O,ASDO在AS模式下是专用

4、输出脚，在PS和JTAG模式下可以当I/O脚来用。在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO脚直接接到配置芯片的ASDI脚（第5脚）。2/2.I/O,nCSO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用.在AS模式下，这个脚是CII用来给外面的串行配置芯片发送的使能脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS脚（第

5、1脚）。3/3.I/O,CRC_ERROR当错误检测CRC电路被选用时，这个脚就被作为CRC_ERROR脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR时，高电平输出则表示出现了CRC校验错误（在配置SRAM各个比特时出现了错误）。CRC电路的支持可以在setting中加上。这个脚一般与nCONFIG脚配合起来用。即如果配置过程出错，重新配置.4/4.I/O,CLKUSR当在软件中打开EnableUser-supplledstart-upclock(CLKUSR)选项后，这个脚就只可以作为用

6、户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE脚会变成高电平，CII器件还需要299个时钟周期来初始化寄存器，I/O等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。7/13.I/O,VREF用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O来用。14/20.DATA0专用输入脚。在AS模式下，配置的过程是：CII将nCSO置低电平，

7、配置芯片被使能。CII然后通过DCLK和ASDO配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA脚给CII发送数据。DATA脚就接到CII的DATA0脚上。CII接收完所有的配置数据后，就会释放CONF_DONE脚（即不强制使CONF_DONE脚为低电平），CONF_DONE脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE在外部会接一个10K的电阻，所以它会变成高电平。同时，CII就停止DCLK信号。在CONF_DONE变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，

8、CONF_DONE这个脚外面一定要接一个10K的电阻，以保证初始化过程可以正确开始。DATA0,DCLK,NCSO,ASDO脚上都有微弱的上拉电阻，且一直有效。在配