可编程ASIC技术与应用实验报告(VHDL)文库

《可编程ASIC技术与应用实验报告(VHDL)文库》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。

1、本科生实验报告实验课程学院名称专业名称学生姓名学生学号指导教师实验地点实验成绩实验一2选1多路选择器一、实验目的通过对简单的多路选择器的VHDL描述，初步了解掌握VHDL语言的基本结构与命令。二、实验原理图三、VHDL描述、mux21a.vhd-TextEditorENTITYmux21aISPORT(arbrs:INBIT;y;0UTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aisbeginprocess(a,b,s)beginif(s=*1*)theny<=a;eIsey<=b;endif;endp

2、rocess;endarchitectureone;•般VHDL程序代码分为3个基本的部分:1.库与函数包的调用声明2.实体声明：ENTITY...（电路模块端口描述）...ENDENTITY3.结构体描述：ARCHITECTURE.・・（电路模块功能描述）・..ENDARCHITECTURE四、电路仿真：6mux21a.scf・WaveformEditorRef

3、800.0nsHBBTime:999.8nsJInterval:

4、l99.8nsName:-Value:丄840,0ns880；0ns920jLbJL0a0■tf—s0y1从仿真中可以

5、明确的看到，当S为'（T时•，输出y的值为b,当S为T，时，输出为a,实现了基木的选择功能。实验二D触发器—、实验目的通过对D触发器的VHDL描述，学习掌握库的调用声明与EVENT函数应用。二、实验原理图爲dff2.gdf-GraphicEditorPRNvccDCLK•2—AKN—DCLRNCLRNVW三、VHDL描述&dff1.vhd-TextEditorIibraryIEEE;useIEEE.STD_L0GIC_1164.ALL;entityDFF1isport(CLK,D:INSTD_L0GIC;Q:0UTSTD_L0GIC);END;A

6、RCHITECTUREONEOFDFF1ISSIGNALQ1;STD_L0GIC;BEGINPROCESS(CLKrQ1)BEGINIFCLK*EVENTANDCLK=f1fTHENQ1<=D;ENDIF;ENDPROCESS;QOQ1;ENDONE;rn^__ifcmiriNsi$i1•使用库与函数包:LIBRARY设计库名；USE设计库名•程序包名.ALL；2.上升沿检测表达式信号名'EVENTANDCLK=，数值'；信号属性函数EVENT用于检测信号的跳变情况，后面加上AND语句用于表示跳变后的电平值为1.四、电路仿真金dffl.scf・W

7、aveformEditorRef:Name:D■^-CLKTime:869.4nsInterval:・86.6ns从仿真结果屮可以看出，当时钟信号CLK的上升沿到来时，输出Q值会随着输入D的数拯变换实验三半加器与全加器一、实验目的通过对全加器与半加器的VHDL描述，学习掌握元件调用声明语句与例化语句。二、实验原理图1•半加器2.全加器Q(9xProjectNavigatorEntity三、VHDL描述1.半加器描述伶Homehadder.vtab.786622LIBRARY^EEE;2345678USEIEEE.STD_LOGIC_1164.AL

8、L；□ENTITYor2aIS—日PORT(arb:INSTD_LOGIC;c:OUTSTDLOGIC-);-ENDENTITYor2a;90ARCHITECTUREONEOFor2aIS10日BEGIN11Lc<=aORb;12ENDARCHITECTUREONE;2.或门描述Homeh^adder.vhd1LIBRARYIEEE；2USEIEEE•STD_LCGIC_1164.ALL;3ElENTITYh_adderIS一4日PORT(56789A:INSTD_LC;B:INSTD^LOGIC;SO:OUTSTD_LOGIC;CO:OUTST

9、D_LOGIC-);10LendENTITYh_adder;11BARCHITECTUREONEOFh_adderIS12日BEGIN—13SCK=AXORB;14Lco<=AANDB；15ENDARCHITECTUREONE;

10、1.全加器描述眇1畅課ab■*331HJ234567891011121314151617IS191LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL；□ENTITYf_adderIS一ElPORT(ainrbimcin:INSTD_LOGIC;tcout,sum:OUTSTD_LOGIC);EN

11、DENTITYf_adder;—日ARC旦TTECTUREldlOFf_adderIS日COMPONENTh_adder一PORT(A,