XDC约束技巧-时钟篇1.2

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1、XDC约束技巧之时钟篇Xilinx©的新一代设计套件Vivado中引入了全新的约束文件XDC，在很多规则和技巧上都跟上一代产品ISE中支持的UCF大不相同，给使用者带来许多额外挑战。Xilinx工具专家告诉你，其实用好XDC很容易，只需掌握几点核心技巧，并且时刻牢记：XDC的语法其实就是Tcl语言。XDC的优势XDC是XilinxDesignConstraints的简写，但其基础语法来源于业界统一的约束规范SDC（最早由Synopsys公司提出，故名SynopsysDesignConstrain

2、ts）。所以SDC、XDC跟VivadoTcl的关系如下图所示。XDC的主要优势包括：1.统一了前后端约束格式，便于管理；2.可以像命令一样实时录入并执行；3.允许增量设置约束，加速调试效率；4.覆盖率高，可扩展性好，效率高；5.业界统一，兼容性好，可移植性强；XDC在本质上就是Tcl语言，但其仅支持基本的Tcl语法如变量、列表和运算符等等，对其它复杂的循环以及文件I/O等语法可以通过在Vivado中source一个Tcl文件的方式来补充。（对Tcl话题感兴趣的读者可以参考作者的另一篇文章《Tc

3、l在Vivado中的应用》）XDC与UCF的最主要区别有两点：1．XDC可以像UCF一样作为一个整体文件被工具读入，也可以在实现过程中被当作一个个单独的命令直接执行。这就决定了XDC也具有Tcl命令的特点，即后面输入的约束在有冲突的情况下会覆盖之前输入的约束（时序例外的优先级会在下节详述）。另外，不同于UCF是全部读入再处理的方式，在XDC中，约束是读一条执行一条，所以先后顺序很重要，例如要设置IO约束之前，相对应的clock一定要先创建好。Page12．UCF是完全以FPGA的视角看问题，所以

4、缺省认为所有的时钟之间除非预先声明是同步的，否则就视作异步而不做跨时钟域时序分析；XDC则恰恰相反，ASIC世界的血缘背景决定了在其中，所有的时钟缺省视作全同步，在没有时序例外的情况下，工具会主动分析每一条跨时钟域的路径。XDC的基本语法XDC的基本语法可以分为时钟约束、I/O约束以及时序例外约束三大类。根据Xilinx的UltraFast设计方法学中Baseline部分的建议（UG949中有详细介绍），对一个设计进行约束的先后顺序也可以依照这三类约束依次进行。本文对可以在帮助文档中查到的基本X

5、DC语法不做详细解释，会将重点放在使用方法和技巧上。时钟约束时钟约束必须最早创建。对7系列FPGA来说，端口进来的时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建为主时钟。如果是差分输入的时钟，可以仅仅在差分对的P侧用get_ports获取端口，并使用create_clock创建。例如，create_clock-nameclk_200-period5[get_portsclk200_p]Vivado自动推导的衍生时钟MMCM/PLL/BUFR的输出作为衍生

6、时钟，可以由Vivado自动推导，无需用户创建。自动推导的好处在于当MMCM/PLL/BUFR的配置改变而影响到输出时钟的频率和相位时，用户无需改写约束，Vivado仍然可以自动推导出正确的频率/相位信息。劣势在于，用户并不清楚自动推导出的衍生钟的名字，当设计层次改变时，衍生钟的名字也有可能改变。这样就会带来一个问题：用户需要使用这些衍生钟的名字来创建I/O约束、时钟关系或是时序例外等约束时，要么不知道时钟名字，要么时钟名字是错的。create_generated_clock-namemy_cl

7、k_name[get_pinsmmcm0/CLKOUT]-source[get_pinsmmcm0/CLKIN]-master_clockmain_clkPage2推荐的做法是，由用户来指定这类衍生时钟的名字，其余频率等都由Vivado自动推导。这样就只需写明create_generated_clock的三个option，其余不写即可。如上所示。当然，此类情况下用户也可以选择完全由自己定义衍生时钟，只需补上其余表示频率/相位关系的option，包括-multiply_by、-devide_b

8、y等等。需要注意的是，一旦Vivado在MMCM/PLL/BUFR的输出检测到用户自定义的衍生时钟，就会报告一个Warning，提醒用户这个约束会覆盖工具自动推导出的衍生时钟（例外的情况见文章下半段重叠时钟部分的描述），用户须保证自己创建的衍生钟的频率等属性正确。用户自定义的衍生时钟工具不能自动推导出衍生钟的情况，包括使用寄存器和组合逻辑搭建的分频器等，必须由用户使用create_generated_clock来创建。举例如下，INST=REGACLK2DQCEBUFG0CLK1CKP1crea