Vivado使用简介150908

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1、Vivado使用入门简介:一个典型的，用Vivado进行数字逻辑电路设计的过程包括：创建模块，创建用户约束文件，创建Vivado工程，插入创建的模块，声明创建的约束文件，随意地运行动作的仿真，对创建的模块进行综合，执行设计，产生位文件，最后将文件下载到硬件上验证设计的正确性等步骤。Figure1.Atypicaldesignflow完成一个实际电路的实例一、新建工程步骤如下：1打开VivadoStart>AllPrograms>XilinxDesignTools>Vivado2013.3>Vivado2013.3或双击桌面图标，显示如下界面：“CreatingNewProject”：建立新工

2、程导航，用于建立各种类型的工程。“OpenProject”：打开一个已有的工程。“OpenExampleProject”:打开示例工程。“DocumentationandTutorials”:文件夹和说明书。可以打开Xilinx使用说明书和部分设计数据。“UserGuide”：打开Vivado用户指南。“QuickTakeVideos”：打开Xilinx视频说明书。2点击“CreateNewProject”，开始新建工程向导。弹出下图点击“Next”，进入设置此次所建项目的名称对话框。第一次实验前，请为本课程所有的项目新建一个文件夹，如“digital”，以后所有本课程相关项目均放在此文件夹

3、下，在“projectlocation”栏选择此文件夹。接着，为本项目取名，如“tutorial01”，勾选“CreateProjectSubdirectory”，在当前目录下为本工程新建一个同工程名的子目录，保存工程所有数据文件。注意：工程名称和存储路径中不能出现中文和空格，建议工程名称和路径名称都是以字母开头，由字母、数字、下划线来组成。点击“Next”。进入工程类型界面，指明工程类型，这一步定义了工程源文件的类型。选择“RTLProject”。勾选“Donotspecifysourcesatthistime”，勾选该选项是为了跳过在新建工程的过程中添加设计源文件的过程。点击“Next”

4、。进行目标器件的选择，根据实验平台选择相应的FPGA器件。本实验使用的是Xilinx公司的Nexys4开发板，此开发板上的FPGA为Artix-7系列芯片，即“Family”和“Subfamily”均为Artix-7，封装形式“Package”为csg324，速度等级“Speedgrade”为-1，温度等级“TempGrade”为C。在出现的两个器件中，选择xc7a100tcsg324-1的器件。注：实验室也提供zedboard的开发板，如果选用的是zedboard的开发板，此开发板上的FPGA为Zynq-7000系列芯片，即“Family”和“Subfamily”均为Zynq-7000，封

5、装形式“Package”为clg484，速度等级“Speedgrade”为-1.点击“Next”。进入新建工程总结界面，确认相关信息与设计所用的FPGA器件信息是否一致，一致请点击“Finish”，不一致，请返回上一步修改。完成后，进入空白的Vivado工程界面，如图，完成新建工程过程。二、输入设计文件1、如下图所示，点击FlowNavigator下的ProjectManager->AddSources或中间Sources中的AddSources对话框，打开添加设计文件对话框。2、选择“AddorCreateDesignSources”，用来添加或新建Verilog或VHDL源文件。点击“N

6、ext”。如果有已经写好的.v/.vhd文件，可以通过“AddFiles”一项添加。在这里，我们要新建文件，所以选择“CreateFile”这一项。4、在“FileType”中选择Verilog，在“CreateSourceFile”中“FileName”栏输入你为该工程取的顶层实体文件名，这里我们取名为“tutorial”。文件名可以和工程名一样，也可以不一样。注意：件名称以字母开头，由字母、数字、下划线来组成，不能出现中文和空格，不能以数字开头。如图。点击“OK”。新添加的Verilog文件“tutorial.v”出现在对话框中。点击”Finish”。6、在弹出的DefineModule

7、中的I/OPortDefinition，输入此次设计的模块中所需的端口，并设置输入/输出，如果端口为总线型，勾选Bus选项，并通过MSB和LSB确定总线宽度。完成后点击OK。（这一步也可以不用设置端口线，以后在Verilog文件中直接声明也可以。如果这一步设置错了，也可以在Verilog文件中修改。）7、新建的设计文件（此处为tutorial.v）即存在于Sources中的DesignSources中。双击“