szdl_5_触发器

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1、第五章触发器概述各种结构的触发器带异步控制端的触发器触发器逻辑功能的描述各种触发器之间的相互转换*例题小结第五章触发器概述各种结构的触发器带异步控制端的触发器触发器逻辑功能的描述各种触发器之间的相互转换*例题小结5.1概述触发器基本特点描述方法分类返回能够存储1位二值信号的基本单元电路1、具有两个能自行保持的稳定状态,用来表示逻辑状态的0和1,或二进制数的0和1。2、根据不同的输入信号可以置成1或0状态。逻辑符号、特性表、特性方程、波形图状态转换图、驱动表等按电路结构:锁存、电平触发、脉冲触发、边沿触发按逻辑功能:RS、JK、D、T逻辑描述方

2、法:逻辑符号(基本符号)特性表——触发器的次态Q*不仅与输入状态有关,而且与触发器初态Q有关。含有状态变量的真值表叫做特性表(或功能表)。注:Q,Q’为输出端,称为:状态变量定义:Q=1,Q’=0,为触发器的1状态,Q=0,Q’=1,为触发器的0状态。Q为触发器原来的状态,也叫初态。Q*为触发器后来的状态,也叫次态。逻辑描述(续)特性方程状态转换图波形图返回——描述触发器逻辑功能的函数表达称为特性方程或状态方程。——工作波形图又称时序图,它反映了触发器的输出状态随时间和输入信号变化的规律.——状态转换图是用图形方式来描述触发器的状态转移规律。

3、触发器结构及触发特点:返回锁存器:SR锁存器电平触发:SR触发器D锁存器脉冲触发:SR触发器JK触发器边沿触发:SR触发器JK触发器D触发器T触发器5.2SR锁存器特点:输出的稳定状态‘1’或‘0’,直接由输入信号完成,不需要触发信号(CLOCK—记做:CLK或CP)。也称为:基本触发器。或非结构的SR锁存器与非结构的SR锁存器逻辑描述及说明例题(波形图)返回或非结构的SR锁存器-组成及分析电路组成及逻辑符号分析:返回SDRDQQ’0001101101:置010:置1设:原Q=0,Q’=1设:原Q=1,Q’=0现Q=1,Q’=0现Q=0,Q’

4、=1保持0*0*:不允许Q、Q’为输出端,称为:状态变量定义:Q=1,Q’=0,为触发器的1状态,Q=0,Q’=1,为触发器的0状态。与非结构的SR锁存器—组成及分析电路组成分析:返回SDRDQQ’00011011设:原Q=0,Q’=1设:原Q=1,Q’=0现Q=1,Q’=0现Q=0,Q’=1保持1*1*:不允许逻辑符号10:置101:置0Q、Q’为输出端,称为:状态变量定义:Q=1,Q’=0,为触发器的1状态,Q=0,Q’=1,为触发器的0状态。SR锁存器—逻辑描述特性表(或非门)逻辑符号:返回0*:不允许111:置1100:置001Q:保

5、持00Q*SR特性表(与非门)逻辑符号:1*:不允许111:置1100:置001Q:保持00Q*S’R’特点:高电平有效特点:低电平有效1.Q为状态变量。其中:Q为触发器原来的状态(初态);Q*为触发器新的状态(次态)。Q=1,Q’=0,触发器为‘1’,Q=0,Q’=1,触发器为‘0’。2.SD(set)--置位端(置1);RD(reset)--复位端(置0)。当SD有效--Q=1,当RD有效--Q=0。不允许SD、RD同时有效。说明:特性表、特性方程及其他或非结构的SR锁存器—逻辑描述特性方程状态转换图返回SRQ*00Q:保持010:置01

6、01:置1110*:不允许SRQQ*0000001101000110100110111100*1110*卡诺图特性表(高电平有效)特性表的另一种形式:SR触发器波形图—例题例题:如图所示电路,已知输入波形,画对应的输出波形。返回例题:如图所示电路,已知输入波形,画对应的输出波形。SRQ*00Q010101110*电平触发的触发器特点:有触发时钟控制信号CLOCK(记做:CLK或CP)。也称为:同步触发器。SR触发器D锁存器例题返回5.3电平触发的触发器—SR触发器电路组成分析返回特性表SR锁存器SR电平触发特性方程逻辑符号CLKSRQ*100

7、Q101011011111*0××QS’R’Q*001*01110011Q组成:与非门SR锁存器+与非门G3、G4+时钟信号(CP或CLK)5.3电平触发的触发器—D触发器电路组成分析返回特性表SR电平触发D触发器特性方程逻辑符号CLKSRQ*100Q101011011111*0××QCLKDQ*100:置0111:置10×Q组成:与SR触发器结构相同,时钟信号(CLK或CP)电平触发器波形图—例题例题:如图所示电路,已知输入波形,画对应的输出波形。设初始状态为0。返回例题:如图所示电路,已知输入波形,画对应的输出波形。设初始状态为0。5.4

8、脉冲触发的触发器特点:在时钟周期内,输出状态只能改变一次。也称为:主从触发器。SR触发器JK触发器例题脉冲触发器注意的问题返回5.4脉冲触发的触发器—SR触发器电路

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