3.2运算器 2010

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1、1AiBi∑iAiBi∑i∑i=(Ai⊕Bi)⊕Ci-1Ci=AiBi+(Ai⊕Bi)Ci-1加法单元iAiBi本位操作数Ci-1低位进位本位和∑i本位进位Ci一位加法单元示意图∑i=(Ai⊕Bi)⊕Ci-1Ci=Ai+Bi+(Ai⊕Bi)Ci-1+⊕⊕AiBiCi-1Ci∑i+⊕⊕AiBiCi-1Ci∑i+用异或逻辑构成的全加器并行加法器与进位逻辑结构1.进位信号的基本逻辑Ci=AiBi+(Ai⊕Bi)Ci-1第i位产生的进位信号逻辑为：Ci=AiBi+(Ai⊕Bi)Ci-1Ci=AiBi+(Ai+Bi)Ci-1将上述逻辑用通

2、式表示为：Ci=Gi+PiCi-1G=AiBi，称为第i位的进位产生函数，或称本地进位或绝对进位Pi称为进位传递函数，或称进位传送条件，而PiCi-1则称为传送进位或条件进位2.串行进位设n位并行加法器中，第1位为最低位，第n位为最高位，初始进位为C0，则各进位信号的逻辑式如下：C1=G1+P1C0C2=G2+P2C1C3=G3+P3C2……Cn=Gn+PnCn-1AnBnCnCn-1∑nA1B1C0∑1A2B2C2C1∑2采用串行进位的并行加法器3.并行进位C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3

3、G2+P3P2G1+P3P2P1C0……Cn=Gn+PnGn-1+…+Pn…P1C0纯并行进位结构在实现时有一个困难，即高位的进位形成逻辑中输入变量增多，这将受到实用器件扇入系数的限制。因此在位数较多的加法器中，常采用分级、分组的进位链结构。4.分组进位设加法器字长16位，每4位为一组，分为4组4位C16~C13CIV4位C12~C9CIII4位C8~C5CII4位C4~C1CIC0第4组第3组第2组第1组分组示意图1）组内并行进位链C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P

4、2P1C0第1组的并行进位逻辑：C5=G5+P5CIC6=G6+P6G5+P6P5CIC7=G7+P7G6+P7P6G5+P7P6P5CI第2组的并行进位逻辑：2)组间并行进位链各小组的组间进位信号即是各组产生的最高进位，如CI=C4=G4+P4P3G2+P4P3P2G1+P4P3P2P1C0令GI、PI分别是第1小组的进位产生函数和进位传递函数，并且GI=G4+P4P3G2+P4P3P2G1PI=P4P3P2P1依此类推，组间并行进位逻辑：CI=GI+PIC0CII=GII+PIIGI+PIIPIC0CIII=GIII+PII

5、IGII+PIIIPIIGI+PIIIPIIPIC0CIV=GIV+PIVGIII+PIVPIIIGII+PIVPIIIPIIGI+PIVPIIIPIIPIC0多功能算术、逻辑运算部件1.ALU的组成，以SN74181为例1）一位逻辑+Ci+Xi+Yi⊕⊕S3S2S1S0MCI-1BiAi三部分：一位加法器一位输入选择器控制门M=0,接收Ci-1,算术运算M=1,不接收Ci-1,逻辑运算FiS3S2XiS1S0Yi00101Ai+Bi10Ai+Bi11Ai00Ai01AiBi10AiBi110功能控制信号与选择器输出的对应关系选

6、择不同的S3S2S1S0，可获得不同的输出Fi，实现不同的运算2）多位逻辑(1)4位ALU，共用一个控制门，由M控制算术和逻辑运算(2)组内并行进位链(3)符合比较”A=B”工作方式选择S3S2S1S0逻辑运算M=1算术运算M=00000AA减10001ABAB减10010A+BAB减10011逻辑1全10100A+BA加(A+B)0101BAB加(A+B)0110A⊕BA加B0111A+BA+B1000ABA加(A+B)1001A⊕BA加B1010BAB加(A+B)1011A+BA+B1100逻辑001101ABAB加A111

7、0ABAB加A1111AASN74181功能表3.ALU的进位逻辑74181741817418174181CnCnCnCnCnCn+4Cn+4Cn+4Cn+4组间串行进位的ALU7418274181741817418174181PGPIVGIVPIIIGIIIPIIGIIPIGICIIICIICI∑16~13∑12~9∑8~5∑4~1A16~13B16~13A12~9B12~9A8~5A4~1B8~5B4~1组间并行进位的ALU带多路选择器的运算器移位器ALU多路选择器多路选择器R0RnR0...RnR0...Rn内部总线（单向

8、）特点：R各自独立；可同时向ALU提供两个操作数；采用单向内总线。例：要实现R0R1：(R0)ALUR1带输入锁存器的运算器特点：单口RAM不能同时向ALU提供两个操作数；用锁存器暂存操作数；采用双向内总线。移位器ALU锁存器锁存器内部总线（双向）R0Rn通用寄