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时间:2019-10-06
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1、第10章系统优化、时序分析和Synplify应用10.1资源优化10.1.1资源共享10.1资源优化10.1.1资源共享10.1资源优化10.1.1资源共享10.1资源优化10.1.2逻辑优化10.1资源优化10.1.2逻辑优化10.1资源优化10.1.3串行化10.1资源优化10.1.3串行化10.2速度优化10.2.1流水线设计10.2速度优化10.2.1流水线设计10.2速度优化10.2.1流水线设计10.2速度优化10.2.1流水线设计10.2速度优化10.2.1流水线设计10.2速度优化10.2.1流水线设计10.2速度优
2、化10.2.2寄存器配平10.2速度优化10.2.2寄存器配平10.2速度优化10.2.3关键路径法10.2速度优化10.2.4乒乓操作法10.2.5加法树法10.3优化设置与时序分析10.3.1Settings设置(1)修改工程设置。(2)指定HDL设置。(3)指定时序设置。(4)指定编译器设置。(5)指定仿真器设置。(6)指定软件构建设置。(7)指定HardCopy时序10.3优化设置与时序分析10.3.2HDL版本设置及Analysis&Synthesis功能10.3.3Analysis&Synthesis的优化设置10.3优化设
3、置与时序分析10.3.4适配器Fitter设置10.3优化设置与时序分析10.3.5SignalProbe使用方法10.3优化设置与时序分析10.3.5SignalProbe使用方法10.3优化设置与时序分析10.3.6增量布局布线控制设置10.3优化设置与时序分析10.3.7使用DesignAssistant检查设计可靠性10.3优化设置与时序分析10.3.8时序设置与分析10.3优化设置与时序分析●Fmax(最大频率):●tSU(时钟建立时间):●tH(时钟保持时间):●tCO(时钟至输出延时):●tPD(引脚至引脚延时):●最小t
4、CO(时钟至输出延时):●最短tPD(时钟至引脚延时):●个别时钟设置:●多周期路径:●剪切路径:●最少延时要求:●外部延时:●设计中特定节点的个别tSU、tPD和tCO要求。10.3优化设置与时序分析10.3.9查看时序分析结果10.3优化设置与时序分析10.3.10适配优化设置示例(1)建立工程。(2)打开AssignmentEditor对话框。10.3优化设置与时序分析10.3.10适配优化设置示例(3)选项设置10.3.11LogicLock优化技术10.4ChipPlanner应用10.4.1ChipPlanner应用实例10
5、.4ChipPlanner应用10.4.1ChipPlanner应用实例10.4ChipPlanner应用10.4.2ChipPlanner功能说明10.4ChipPlanner应用10.4.2ChipPlanner功能说明10.4ChipPlanner应用10.4.3利用ChangeManager检测底层逻辑ChangeManager的日志视图显示每个ECO更改的以下信息:(1)更改编号。(2)节点名称(NodeName)。(3)更改类型(ChangeType)。(4)旧值(OldValue)。(5)目标值(TargetValue)。
6、(6)当前值(CurrentValue)。(7)用户添加的有关ECO更改的备注。(8)状态(Status):1.待定2.已应用3.无效4.未应用10.5SynplifyPro的应用及其与QuartusII接口10.5.1SynplifyPro设计指南1.启动Synplify10.5SynplifyPro的应用及其与QuartusII接口10.5.1SynplifyPro设计指南2.创建工程10.5SynplifyPro的应用及其与QuartusII接口10.5.1SynplifyPro设计指南3.加入源文件10.5SynplifyPro
7、的应用及其与QuartusII接口10.5.1SynplifyPro设计指南4.选择顶层文件5.设置工程属性10.5SynplifyPro的应用及其与QuartusII接口10.5.1SynplifyPro设计指南6.综合前设置约束7.综合8.检测结果10.5SynplifyPro的应用及其与QuartusII接口10.5.2SynplifyPro与QuartusII的接口方法10.5SynplifyPro的应用及其与QuartusII接口10.5.2SynplifyPro与QuartusII的接口方法1.Synplify软件路径设置1
8、0.4ChipPlanner应用10.5.2SynplifyPro与QuartusII的接口方法2.设置SynplifyPro综合器10-1利用资源共享的面积优化方法对下面程序进行优化(仅要求在面积上优化)
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